[發明專利]一種自動調整信號占空比的DDR接口電路在審
| 申請號： | 201810863611.7 | 申請日： | 2018-08-01 |
| 公開（公告）號： | CN108599756A | 公開（公告）日： | 2018-09-28 |
| 發明（設計）人： | 孔亮;劉亞東;莊志青 | 申請（專利權）人： | 燦芯半導體（上海）有限公司 |
| 主分類號： | H03K19/0185 | 分類號： | H03K19/0185 |
| 代理公司： | 上海灣谷知識產權代理事務所(普通合伙) 31289 | 代理人： | 李曉星 |
| 地址： | 201203 上海市浦東新區自由*** | 國省代碼： | 上海;31 |
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| 摘要： | |||
| 搜索關鍵詞： | 時鐘信號單元 信號占空比 數據采樣信號 數據信號單元 占空比控制 時鐘信號 正向信號 控制端 占空比 前級 偏離 發送 反饋 檢測 | ||
【權利要求書】：
1.一種自動調整信號占空比的DDR接口電路，包括時鐘信號單元、數據信號單元和數據采樣信號單元，其特征在于，
所述時鐘信號單元包括DCC模塊，該DCC模塊將所述時鐘信號單元發送出去的時鐘信號CLKP、CLKN接收回來，檢測其正向信號的占空比，產生由占空比控制的電壓VDCC，電壓VDCC反饋給所述時鐘信號單元、數據信號單元和數據采樣信號單元各自的前級控制端DCC_S。
2.根據權利要求1所述的自動調整信號占空比的DDR接口電路，其特征在于，所述DCC模塊包括比較器，該比較器的同相輸入端輸入時鐘信號CLKP，反相輸入端輸入時鐘信號CLKN，輸出端輸出電壓VDCC。
3.根據權利要求1所述的自動調整信號占空比的DDR接口電路，其特征在于，所述的前級控制端DCC_S包括：第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，其中，
第一PMOS管的源極接電源，漏極連接第二PMOS管的源極，柵極接電壓VDCC；
第二PMOS管和第一NMOS管各自的柵極相連作為輸入端，各自的漏極相連作為輸出端；
第二NMOS管的漏極連接第一NMOS管的源極，柵極接電壓VDCC，源極接地。
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