[發明專利]動態隨機存取存儲器及其操作方法

有效

• 申請號: 201810803951.0
• 申請日: 2018-07-20
• 公開（公告）號: CN109859789B
• 公開（公告）日: 2020-12-18
• 發明（設計）人: 李忠勛;劉獻文
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: G11C16/04
• 分類號: G11C16/04
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 黃艷

本公開提供一種動態隨機存取存儲器(dynamic random access memory，DRAM)及其操作方法。該DRAM包括一存儲器陣列以及一控制元件。該存儲器陣列包括一更新單元。該更新單元包括一第一存儲胞以及一第二存儲胞。該第一存儲胞經配置以存儲數據。該第二存儲胞經配置以經由與該第一存儲胞一同被程序化而具有一存儲電能。該第一存儲胞和該第二存儲胞可由該存儲器陣列的同一列控制。該控制元件經配置以當該第二存儲胞的該存儲電能變得低于一臨界電能時，將該更新單元的一更新率增加到一第一更新率。該臨界電能高于一標準電能。該標準電能用于判斷二進制邏輯。

技術領域

本公開主張2017年11月30日申請的美國臨時申請案第62/592,536號及2018年2月20日申請的美國正式申請案第15/900,421號的優先權及益處，該美國臨時申請案及該美國正式申請案的內容以全文引用的方式并入本文中。

本公開涉及一種動態隨機存取存儲器(dynamic random access memory，DRAM)及其操作方法，尤其是指較有效率的功率消耗的DRAM操作方法。

背景技術

動態隨機存取存儲器(dynamic random access memory，DRAM)是一種隨機存取存儲器的形態。該種形態的隨機存取存儲器將每個位元的數據存儲在單獨的電容器中。最簡單的DRAM單元包括單個N型金屬氧化物半導體(n-type metal-oxide-semiconductor，NMOS)晶體管和單個電容器。如果電荷存儲在電容器中，則根據所使用的慣例，該單元被稱為存儲邏輯高。如果不存在電荷，則稱該單元存儲邏輯低。由于電容器中的電荷隨時間消耗，因此DRAM系統需要額外的更新電路來周期性地更新存儲在電容器中的電荷。由于電容器只能存儲非常有限的電荷量，為了快速區分邏輯1和邏輯0之間的差異，通常每個位元使用兩個位元線(bit line，BL)，其中位元線對中的第一位被稱為位元線真(bit line true，BLT)，另一個是位元線補數(bit line complement，BLC)。單個NMOS晶體管的柵極由字元線(word line，WL)控制。

上文的“現有技術”說明僅是提供背景技術，并未承認上文的“現有技術”說明公開本公開的標的，不構成本公開的現有技術，且上文的“現有技術”的任何說明均不應作為本公開的任一部分。

發明內容

本公開的一實施例中，提供一種動態隨機存取存儲器(dynamic random accessmemory，DRAM)。該DRAM包括一存儲器陣列以及一控制元件。該存儲器陣列包括一更新單元。該更新單元包括一第一存儲胞以及一第二存儲胞。該第一存儲胞經配置以存儲數據。該第二存儲胞經配置以經由與該第一存儲胞一同被程序化而具有一存儲電能。該第一存儲胞和該第二存儲胞可由該存儲器陣列的同一列控制。該控制元件經配置以當該第二存儲胞的該存儲電能變得低于一臨界電能時，將該更新單元的一更新率增加到一第一更新率。該臨界電能高于一標準電能。該標準電能用于判斷二進制邏輯。

在本公開的一些實施例中，該控制元件經配置以在增加該更新率之后不再降低該更新率。

在本公開的一些實施例中，該更新單元的一存儲胞的數量正相關于該更新率，該存儲胞的該存儲電能變的低于該臨界電能。

在本公開的一些實施例中，該存儲電能被降低一降低程度。該降低程度與該更新率成正相關。

在本公開的一些實施例中，該DRAM還包括一觀測元件。該觀測元件經配置以監測由于該第二存儲胞的劣化而導致的該第二存儲胞的該存儲電能的減少。

在本公開的一些實施例中，該控制元件經配置以當該第二存儲胞的一電壓電平變得低于一臨界電壓電平時，將該更新率增加到該第一更新率。該臨界電壓電平高于一標準電壓電平。該標準電壓電平用于判斷二進制邏輯。