[發明專利]半導體器件、其制作方法及電子設備

有效

• 申請號: 201810785736.2
• 申請日: 2018-07-17
• 公開（公告）號: CN110729232B
• 公開（公告）日: 2022-03-04
• 發明（設計）人: 陳峻;吳亮;董天化;曾紅林
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/535
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅

本發明涉及半導體器件、其制作方法及電子設備，所述半導體器件包括在半導體襯底上的第一方向上間隔排列的多個柵極結構和多個高度調節單元，其中，相鄰兩個柵極結構之間形成有沿第二方向延伸的間隙，高度調節單元位于所述間隙在第二方向的延伸線上，互連層填充所述間隙并延伸覆蓋于高度調節單元，而硅化層覆蓋所述互連層。上述方案中高度調節單元可以抬高位于間隙之外的互連層的下表面的高度，從而減小填充間隙的互連層的上表面與位于間隙之外的互連層上表面之間的高度落差以改善互連層的平整性，進而提高硅化層在互連層上的覆蓋能力，本發明另外還提供了上述半導體器件的制作方法以及包括上述半導體器件的電子設備。

技術領域

本發明涉及半導體技術領域，尤其涉及一種半導體器件、其制作方法及電子設備。

背景技術

在傳統半導體制造工藝中,多晶硅(polysilicon)常用作金屬氧化物半導體器件(以下簡稱MOS器件)的柵極(P1)。隨著半導體工藝技術的不斷發展，為了提高器件的密度，多晶硅局部互連技術還將多晶硅用作MOS器件的互連層，其原理是引入互連多晶硅層(P2)，利用該互連多晶硅層將諸如源/漏極或柵極的電性連接延伸至隔離結構(如淺溝槽隔離，STI)所在區域即隔離區，從而MOS器件的接觸孔(CT)可以形成在隔離區，使得MOS器件的源/漏極的寬度可以縮小，從而可以有效地縮小MOS器件的面積。

隨著器件面積的縮小，在器件有源區設計的多個柵極之間的距離也越來越近，而互連多晶硅層形成在多個柵極之間，并延伸至有源區以外的隔離區，導致在多個柵極之間所形成的互連多晶硅層表面的高度遠高于隔離區的互連多晶硅層表面的高度，使得連接有源區和隔離區的互連多晶硅層上形成了落差較大的臺階，后續在互連多晶硅層表面形成硅化物時，硅化物較難連續形成于該臺階的側面。

發明內容

本發明要解決的技術問題是在柵極之間所形成的互連多晶硅層表面高于隔離區的互連多晶硅層表面的問題。

為解決上述問題，在本發明的一方面，提供了一種半導體器件，包括：半導體襯底，所述半導體襯底內布置有相鄰的有源區和隔離區；在所述半導體襯底的有源區上沿第一方向排布的多個柵極結構，相鄰兩個所述柵極結構之間形成有沿第二方向延伸的間隙；在所述第一方向與所述多個柵極結構間隔排列且位于所述半導體襯底的隔離區上表面的多個高度調節單元，所述高度調節單元位于所述間隙在所述第二方向的延伸線上；互連層，所述互連層填充所述間隙并延伸覆蓋所述高度調節單元；以及硅化層，所述硅化層覆蓋所述互連層。

可選的，所述柵極結構包括柵極和覆蓋于所述柵極兩側的側墻，所述高度調節單元為絕緣材料。

可選的，所述柵極和所述互連層的材料都包括多晶硅，所述高度調節單元與所述側墻包括相同的材料。

可選的，所述側墻為疊層結構并包括TEOS層，所述高度調節單元的材料與所述TEOS層的材料相同。所述高度調節單元的高度為750～850埃。

可選的，所述硅化層的材料包括鈷的硅化物。

可選的，所述半導體襯底包括沿所述第二方向相鄰設置的有源區和隔離區，所述柵極結構位于所述有源區，所述高度調節單元位于所述隔離區。

在本發明的另一方面，還提供一種半導體器件的制作方法，包括以下步驟：提供半導體襯底，所述半導體襯底內布置有相鄰的有源區和隔離區，在所述半導體襯底的有源區上沿第一方向形成有多個柵極結構，相鄰兩個所述柵極結構之間形成有沿第二方向延伸的間隙；在所述半導體襯底的隔離區上表面形成多個高度調節單元，所述多個高度調節單元在所述第一方向與所述多個柵極結構間隔排列，所述高度調節單元位于所述間隙在所述第二方向的延伸線上；形成互連層，所述互連層填充所述間隙并延伸覆蓋所述高度調節單元；以及形成硅化層，所述硅化層覆蓋所述互連層。

可選的，所述柵極結構包括柵極和覆蓋于所述柵極兩側的側墻，所述高度調節單元與所述側墻利用相同的成膜和圖形化工藝形成。