[發(fā)明專利]一種應(yīng)用于三維集成電路的層分配方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201810759490.1
• 申請(qǐng)日: 2018-07-11
• 公開(kāi)（公告）號(hào): CN109033580A
• 公開(kāi)（公告）日: 2018-12-18
• 發(fā)明（設(shè)計(jì)）人: 高文超
• 申請(qǐng)（專利權(quán)）人: 中國(guó)礦業(yè)大學(xué)（北京）
• 主分類號(hào): G06F17/50
• 分類號(hào): G06F17/50
• 代理公司: 北京凱特來(lái)知識(shí)產(chǎn)權(quán)代理有限公司 11260
• 代理人: 鄭立明;陳亮

本發(fā)明公開(kāi)了一種應(yīng)用于三維集成電路的層分配方法，首先建立三維集成電路的布局空間和芯片模型；基于所建立的布局空間進(jìn)行三維空間的總體布局，得到集成電路單元在三維空間的均勻分布；將空間均勻分布的集成電路單元分配在所建立芯片模型的每個(gè)芯片層上；在完成層分配之后，采取二維整體優(yōu)化方法進(jìn)一步優(yōu)化線長(zhǎng)，以減小線長(zhǎng)和每層的重疊，完成三維集成電路的整體布局。上述方法可以盡可能地繼承三維優(yōu)化結(jié)果，保護(hù)解空間，從而得到較好的線長(zhǎng)結(jié)果、TSVs數(shù)量和運(yùn)行時(shí)間，滿足集成電路的高精度需求。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種應(yīng)用于三維集成電路的層分配方法。

背景技術(shù)

隨著信息時(shí)代的極快發(fā)展，作為計(jì)算機(jī)組成的硬件部分已然成為信息社會(huì)更快發(fā)展的一個(gè)瓶頸，雖然芯片的集成度越來(lái)越高，但也是由于集成度的急劇增長(zhǎng)帶來(lái)了芯片設(shè)計(jì)領(lǐng)域的重要難題。在近十年里，芯片的制造工藝也已經(jīng)從2002年的130nm級(jí)，發(fā)展到了現(xiàn)在的22nm級(jí)，集成電路制造工藝的不斷發(fā)展也帶來(lái)了許多新的問(wèn)題，芯片中互連線寬的縮小和互連線長(zhǎng)度的增加導(dǎo)致了線上延遲的不斷增大，影響了芯片性能。

為了進(jìn)一步降低互連延遲，提高芯片性能，在芯片設(shè)計(jì)與制造工藝中，出現(xiàn)了三維集成電路(3D IC，Three-dimensional integrated circuit)的概念。三維集成電路的所有器件分布在不同的器件層，并通過(guò)垂直互連將多層器件集成在同一個(gè)芯片中。由于器件層間的距離很小(通常是微米級(jí))，相對(duì)于二維芯片，三維芯片可以有效的縮短器件之間的距離，避免繞線，從而降低連線復(fù)雜度以及擁擠度。同時(shí)三維芯片能夠有效的提高晶體管集成度，降低芯片面積和功耗，通過(guò)在不同器件層上實(shí)現(xiàn)不同類型的電路(數(shù)字電路/模擬電路/IP模塊)，可實(shí)現(xiàn)多種功能器件及電路系統(tǒng)的集成。

三維布局的最終目的是將單元分布到不同芯片層上，總體布局得到的結(jié)果是單元在三維空間的分布，單元的位置在空間是連續(xù)的，而最終需要將單元分布到離散的各個(gè)芯片層上。而現(xiàn)有技術(shù)中的三維布局手段得到的布局結(jié)果質(zhì)量不高，缺少必要的物理位置信息，很難保證層分配的結(jié)果，無(wú)法滿足集成電路的高精度需求。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種應(yīng)用于三維集成電路的層分配方法，該方法可以盡可能地繼承三維優(yōu)化結(jié)果，保護(hù)解空間，從而得到較好的線長(zhǎng)結(jié)果、TSV數(shù)量和運(yùn)行時(shí)間，滿足集成電路的高精度需求。

本發(fā)明的目的是通過(guò)以下技術(shù)方案實(shí)現(xiàn)的：

一種應(yīng)用于三維集成電路的層分配方法，所述方法包括：

步驟1、首先建立三維集成電路的布局空間和芯片模型；

步驟2、基于所建立的布局空間進(jìn)行三維空間的總體布局，得到集成電路單元在三維空間的均勻分布；

步驟3、將空間均勻分布的集成電路單元分配在所建立芯片模型的每個(gè)芯片層上；

步驟4、在完成層分配之后，采取二維整體優(yōu)化方法進(jìn)一步優(yōu)化線長(zhǎng)，以減小線長(zhǎng)和每層的重疊，完成三維集成電路的整體布局。

由上述本發(fā)明提供的技術(shù)方案可以看出，上述方法可以盡可能地繼承三維優(yōu)化結(jié)果，保護(hù)解空間，從而得到較好的線長(zhǎng)結(jié)果、TSV數(shù)量和運(yùn)行時(shí)間，滿足集成電路的高精度需求。

附圖說(shuō)明

為了更清楚地說(shuō)明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域的普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他附圖。

圖1為本發(fā)明實(shí)施例提供應(yīng)用于三維集成電路的層分配方法流程示意圖；

圖2為本發(fā)明實(shí)施例所提供最小代價(jià)流網(wǎng)絡(luò)的示意圖；

圖3為本發(fā)明實(shí)施例所舉出的線網(wǎng)分解的示意圖；