[發(fā)明專利]并行芯片測(cè)試裝置及測(cè)試方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201810716922.0
• 申請(qǐng)日: 2018-07-03
• 公開（公告）號(hào): CN108877868A
• 公開（公告）日: 2018-11-23
• 發(fā)明（設(shè)計(jì)）人: 劉曉偉;徐華英
• 申請(qǐng)（專利權(quán)）人: 記憶科技(深圳)有限公司
• 主分類號(hào): G11C29/18
• 分類號(hào): G11C29/18;G11C29/56
• 代理公司: 深圳市精英專利事務(wù)所 44242
• 代理人: 馮筠

1.并行芯片測(cè)試裝置，其特征在于，包括有SOM模塊以及若干個(gè)FPGA模塊，若干個(gè)FPGA模塊與所述SOM模塊連接，若干個(gè)FPGA模塊之間相互連接；所述FPGA模塊與設(shè)有的測(cè)試子板連接。

2.根據(jù)權(quán)利要求1所述的并行芯片測(cè)試裝置，其特征在于，所述FPGA模塊通過(guò)連接器與所述測(cè)試子板連接。

3.根據(jù)權(quán)利要求2所述的并行芯片測(cè)試裝置，其特征在于，所述測(cè)試子板上設(shè)有若干個(gè)與目標(biāo)芯片連接的測(cè)試底座。

4.并行芯片測(cè)試方法，其特征在于，包括有：

設(shè)置SOM模塊；

FPGA模塊獲取總線時(shí)序邏輯；

FPGA模塊復(fù)制總線時(shí)序邏輯；

FPGA模塊將總線時(shí)序邏輯分發(fā)至測(cè)試子板上的目標(biāo)芯片；

反饋測(cè)試子板上的目標(biāo)芯片的信息至SOM模塊。

5.根據(jù)權(quán)利要求4所述的并行芯片測(cè)試方法，其特征在于，所述FPGA模塊獲取總線時(shí)序邏輯的步驟，包括以下具體步驟：

FPGA模塊從SOM模塊獲取測(cè)試信息；

將測(cè)試信息轉(zhuǎn)換為總線時(shí)序邏輯。

6.根據(jù)權(quán)利要求5所述的并行芯片測(cè)試方法，其特征在于，所述FPGA模塊從SOM模塊獲取測(cè)試信息的步驟中，所述測(cè)試信息包括控制指令和數(shù)據(jù)信息。

7.根據(jù)權(quán)利要求5所述的并行芯片測(cè)試方法，其特征在于，所述反饋測(cè)試子板上的目標(biāo)芯片的信息至SOM模塊的步驟之前，還包括：

利用總線時(shí)序邏輯對(duì)每個(gè)測(cè)試子板上的目標(biāo)芯片進(jìn)行測(cè)試。

8.根據(jù)權(quán)利要求4所述的并行芯片測(cè)試方法，其特征在于，所述FPGA模塊復(fù)制總線時(shí)序邏輯的步驟之后，還包括：

將復(fù)制的總線時(shí)序邏輯分發(fā)至其余FPGA模塊。