[發(fā)明專利]一種除法器及其運算方法、電子設備

有效

• 申請?zhí)枺?/td>: 201810709734.5
• 申請日: 2018-07-02
• 公開（公告）號: CN108897523B
• 公開（公告）日: 2021-01-26
• 發(fā)明（設計）人: 高楊
• 申請（專利權）人: 京東方科技集團股份有限公司
• 主分類號: G06F7/535
• 分類號: G06F7/535
• 代理公司: 北京中博世達專利商標代理有限公司 11274
• 代理人: 張靜堯

本發(fā)明提供一種除法器及其運算方法、電子設備，涉及數(shù)字信號處理技術領域，用于解決常規(guī)除法器運算速度緩慢的問題。除法器，包括：數(shù)據(jù)預處理單元，用于讀入初始除數(shù)和初始被除數(shù)，以獲得N個除數(shù)倍數(shù)并輸出，還用于輸出被除數(shù)；除法運算單元，包括級聯(lián)的P個除法運算子單元，除法運算子單元依次對應初始被除數(shù)的i位寬，除法運算子單元用于根據(jù)輸入的N個除數(shù)倍數(shù)和被除數(shù)進行比較，獲取i位寬的商和余數(shù)；還用于形成下一級除法運算子單元的被除數(shù)并輸出；寄存單元，包括級聯(lián)的P?1個寄存器，寄存器用于將與寄存器連接的除法運算子單元輸出的商和上一級寄存器輸出的商進行位拼接并傳輸至下一級寄存器；輸出單元，用于輸出商。

技術領域

本發(fā)明涉及數(shù)字信號處理技術領域，尤其涉及一種除法器及其運算方法、電子設備。

背景技術

除法器是算術運算電路中最常用的電路之一，相比乘法與減法運算，除法運算實現(xiàn)的技術難度更大。現(xiàn)有的一些相關專利或者文獻，所提及除法運算通常基于迭代運算的算法，即通過反復迭代的方式，這樣一來，需要一組數(shù)據(jù)計算出結果后才能輸入另一組數(shù)據(jù)，運算速度緩慢。

在需要除法運算的相關領域，例如數(shù)字圖像處理、數(shù)字信號處理、數(shù)字通信等，往往對運算的實時性有很高要求，尤其在數(shù)字圖像處理領域，常常要求單個時鐘周期就要產(chǎn)生運算結果，而常規(guī)的基于迭代運算的除法器，則需要多周期運算才能夠完成一次除法運算，無法連續(xù)運算，顯然無法滿足技術要求。

發(fā)明內容

本發(fā)明的實施例提供一種除法器及其運算方法、電子設備，用于解決常規(guī)的基于迭代運算的除法器，需要多周期運算才能夠完成一次除法運算，且一次運算完成后才能進行下一次運算，運算速度緩慢的問題。

為達到上述目的，本發(fā)明的實施例采用如下技術方案：

第一方面，提供一種除法器，包括：數(shù)據(jù)預處理單元，用于讀入初始除數(shù)和初始被除數(shù)，生成初始除數(shù)的M倍，M按從1～N逐級加一的方式取值，以獲得N個除數(shù)倍數(shù)并輸出，還用于輸出被除數(shù)；其中，初始除數(shù)非零，M為整數(shù)，N＝2ⁱ-1，i為偶數(shù)；除法運算單元，包括級聯(lián)的P個除法運算子單元，所述除法運算子單元依次對應初始被除數(shù)的i位寬，所述除法運算子單元用于根據(jù)輸入的N個除數(shù)倍數(shù)和被除數(shù)進行比較，獲取i位寬的商和余數(shù)；還用于將獲取的余數(shù)向高一級移動i位寬與初始被除數(shù)的低一級i位寬位拼接以形成下一級除法運算子單元的被除數(shù)并輸出；P＝2^j，j為自然數(shù)；寄存單元，包括級聯(lián)的P-1個寄存器，除最后一級除法運算子單元外，每級除法運算子單元連接一個所述寄存器，所述寄存器用于將與所述寄存器連接的所述除法運算子單元輸出的商和上一級寄存器輸出的商進行位拼接并傳輸至下一級寄存器；輸出單元，用于對最后一級除法運算子單元輸出的商和最后一級寄存器輸出的商進行位拼接并輸出。