[發(fā)明專利]一種除法器及其運算方法、電子設(shè)備有效
| 申請?zhí)枺?/td> | 201810709734.5 | 申請日： | 2018-07-02 |
| 公開（公告）號： | CN108897523B | 公開（公告）日： | 2021-01-26 |
| 發(fā)明（設(shè)計）人： | 高楊 | 申請（專利權(quán)）人： | 京東方科技集團股份有限公司 |
| 主分類號： | G06F7/535 | 分類號： | G06F7/535 |
| 代理公司： | 北京中博世達(dá)專利商標(biāo)代理有限公司 11274 | 代理人： | 張靜堯 |
| 地址： | 100015 *** | 國省代碼： | 北京;11 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 法器 及其 運算 方法 電子設(shè)備 | ||
1.一種除法器，其特征在于，包括：
數(shù)據(jù)預(yù)處理單元，用于讀入初始除數(shù)和初始被除數(shù)，生成初始除數(shù)的M倍，M按從1～N逐級加一的方式取值，以獲得N個除數(shù)倍數(shù)并輸出，還用于輸出被除數(shù)；其中，初始除數(shù)非零，M為整數(shù)，N＝2i-1，i為偶數(shù)；
除法運算單元，包括級聯(lián)的P個除法運算子單元，所述除法運算子單元依次對應(yīng)初始被除數(shù)的i位寬，所述除法運算子單元用于根據(jù)輸入的N個除數(shù)倍數(shù)和被除數(shù)進行比較，獲取i位寬的商和余數(shù)；還用于將獲取的余數(shù)向高一級移動i位寬與初始被除數(shù)的低一級i位寬位拼接以形成下一級除法運算子單元的被除數(shù)并輸出；P＝2j，j為自然數(shù)；
寄存單元，包括級聯(lián)的P-1個寄存器，除最后一級除法運算子單元外，每級除法運算子單元連接一個所述寄存器，所述寄存器用于將與所述寄存器連接的所述除法運算子單元輸出的商和上一級寄存器輸出的商進行位拼接并傳輸至下一級寄存器；
輸出單元，用于對最后一級除法運算子單元輸出的商和最后一級寄存器輸出的商進行位拼接并輸出。
2.根據(jù)權(quán)利要求1所述的除法器，其特征在于，所述除法運算子單元包括：分路單元、處理單元和計算單元，所述分路單元的每個輸入端連接不同的所述處理單元；
所述分路單元包括至少一級第一判斷模塊，上一級每個第一判斷模塊的兩個輸入端分別連接下一級第一判斷模塊的輸出端，第一級判斷模塊的輸出端連接商輸出端和所述計算單元；
所述處理單元包括多個級聯(lián)的第二判斷模塊，所述處理單元的第一級第二判斷模塊的輸出端連接所述分路單元的最后一級第一判斷模塊的輸入端，除第一級第二判斷模塊外，其他每級第二判斷模塊的輸出端連接上一級第二判斷模塊的第二輸入端；最后一級第二判斷模塊的第二輸入端和第一輸入端均用于輸入表征商Q，其他每級第二判斷模塊的第一輸入端連接用于輸入所述表征商Q；
每個所述第一判斷模塊和所述第二判斷模塊的第三輸入端和第四輸入端分別用于輸入被除數(shù)和除數(shù)倍數(shù)；
每個所述處理單元中，多個級聯(lián)的第二判斷模塊輸入的除數(shù)倍數(shù)依次減小；所述分路單元中，當(dāng)前級第一判斷模塊輸入的除數(shù)倍數(shù)小于與當(dāng)前級第一判斷模塊的第一輸入端連接的下一級第一判斷模塊或第二判斷模塊輸入的除數(shù)倍數(shù)，大于與當(dāng)前級第一判斷模塊的第二輸入端連接的下一級第一判斷模塊或第二判斷模塊輸入的除數(shù)倍數(shù)；
所述分路單元中，在所述第一判斷模塊輸入的被除數(shù)大于或等于該第一判斷模塊輸入的除數(shù)倍數(shù)的情況下，所述第一判斷模塊用于從該第一判斷模塊的第一輸入端輸入信號，反之，從該第一判斷模塊的第二輸入端輸入信號；
所述處理單元中，在所述第二判斷模塊輸入的被除數(shù)大于或等于該第二判斷模塊輸入的除數(shù)倍數(shù)的情況下，每一所述第二判斷模塊用于從該第二判斷模塊的第一輸入端輸入表征商Q，所述表征商Q等于該第二判斷模塊輸入的除數(shù)的倍數(shù)M；反之，最后一級第二判斷模塊用于從該第二判斷模塊的第二輸入端輸入表征商Q，所述表征商Q等于該第二判斷模塊輸入的除數(shù)的倍數(shù)減一，其余級第二判斷模塊用于從該第二判斷模塊的第二輸入端輸入信號；
所述計算單元用于根據(jù)第一級第一判斷模塊的輸出端輸出的表征商Q，生成位拼接后的被除數(shù)。
3.根據(jù)權(quán)利要求2所述的除法器，其特征在于，級聯(lián)的P個除法運算子單元中，第O級除法運算子單元連接第O級寄存器，O按從P-2逐級減一的方式取值，第P級除法運算子單元與所述數(shù)據(jù)預(yù)處理單元連接；
所述計算單元生成的位拼接后的被除數(shù)＝[(所述計算單元所在的所述除法運算子單元輸入的被除數(shù)-初始除數(shù)的Q倍)4]+初始被除數(shù)[4O-1:4O-4]，其中，為左移運算符。
4.根據(jù)權(quán)利要求2所述的除法器，其特征在于，所述第一判斷模塊和所述第二判斷模塊均包括相互連接的比較器和多路選擇器，所述比較器用于比較第三輸入端和第四輸入端輸入的被除數(shù)和除數(shù)倍數(shù)；所述多路選擇器用于在被除數(shù)大于或等于除數(shù)倍數(shù)的情況下從輸出端輸出第一輸入端輸入的信號，反之，從輸出端輸出第二輸入端輸入的信號。
5.根據(jù)權(quán)利要求2所述的除法器，其特征在于，i＝4，N＝15，P＝2。
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