[發明專利]一種CMOS薄膜晶體管及其制作方法

有效

• 申請號: 201810697306.5
• 申請日: 2018-06-29
• 公開（公告）號: CN109103203B
• 公開（公告）日: 2021-03-05
• 發明（設計）人: 肖東輝
• 申請（專利權）人: 武漢華星光電技術有限公司
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L21/77;H01L21/8238
• 代理公司: 深圳市威世博知識產權代理事務所(普通合伙) 44280
• 代理人: 鐘子敏

本申請公開了一種CMOS薄膜晶體管及其制作方法，所述薄膜晶體管包括：基板，形成于基板上的多晶硅層，形成于多晶硅層上的非晶碳膜層，其中，非晶碳膜層為致密層，以阻隔摻雜離子的滲透。通過上述方式，本申請能夠提升TFT元件電性性能，提升產品質量。

技術領域

本申請涉及顯示技術領域，特別是涉及一種CMOS薄膜晶體管及其制作方法。

背景技術

薄膜晶體管(Thin-Film Transistor，TFT)技術可分為多晶硅(Poly-Si)技術與非晶硅(a-Si)技術，兩者的差異在于電晶體特性不同。與傳統A-Si技術相比，低溫多晶硅(LowTemperature Poly-Silicon，LTPS)技術雖然工藝復雜，但因其具有更高的載流子遷移率，被廣泛用于中小尺寸高分辨率的TFT LCD和AMOLED面板的制作。LTPS根據其制作方式，主要分為N型金屬氧化物半導體(Negative channel Metal Oxide Semiconductor，NMOS)、P型金屬氧化物半導體(Positive channel MetalOxide Semiconductor，PMOS)和互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)，其中NMOS晶體管和PMOS晶體管的主要區別在于所設置的源漏極接觸區分別由N型離子重摻雜和P型離子重摻雜所形成，而NMOS晶體管和PMOS晶體管共同組成CMOS晶體管。

本申請的發明人在長期的研發過程中，發現LTPS制程中離子摻雜(包括硼離子摻雜和磷離子摻雜)是重要的制程之一，對TFT元件電性有著重要的影響。離子摻雜后由于對通道的輻射缺陷增多，需要進行高溫退火進行離子的活化，從而保證電性的穩定。在高溫退火的過程中，根據分子熱運動會有離子的擴散，產生TED(Transient enhanceddiffusion)。TED是由于過飽和的自間隙硅原子和替代位的摻雜原子結合形成間隙態，進而在高溫熱處理中移動形成的。由于硼離子較小，更容易擴散遷移，具體如圖1所示，圖1為現有技術熱處理過程中硼離子的分布曲線圖，進而使植入通道中的硼離子濃度會變少，影響TFT元件電性性能。因此有必要開發減少摻雜離子遷移擴散的方法，以提升TFT元件電性性能，提升產品質量。

發明內容

本申請主要解決的技術問題是提供一種CMOS薄膜晶體管及其制作方法，能夠提升TFT元件電性性能，提升產品質量。

為解決上述技術問題，本申請采用的一個技術方案是：提供一種CMOS薄膜晶體管，所述薄膜晶體管包括：基板，形成于基板上的多晶硅層，形成于多晶硅層上的非晶碳膜層，其中，非晶碳膜層為致密層，以阻隔摻雜離子的滲透。

為解決上述技術問題，本申請采用的另一個技術方案是：提供一種CMOS薄膜晶體管的制作方法，所述方法包括：提供基板，在基板上形成多晶硅層；在多晶硅層上形成非晶碳膜層；其中，非晶碳膜層為致密層，以阻隔摻雜離子的滲透。

本申請的有益效果是：區別于現有技術的情況，本申請提供一種CMOS薄膜晶體管，該晶體管中設置有一層非晶碳膜層，其中非晶碳膜層為致密層，具有較好的致密性，能夠阻隔摻雜離子的滲透，將摻雜離子限制在多晶硅層，進而提升TFT元件電性性能，提升產品質量。

附圖說明

圖1為現有技術熱處理過程中硼離子的分布曲線圖；

圖2是本申請CMOS薄膜晶體管第一實施方式的結構示意圖；

圖3是碳原子的不同雜化態的結構示意圖；

圖4是本申請CMOS薄膜晶體管第二實施方式的結構示意圖；

圖5是本申請CMOS薄膜晶體管制作方法第一實施方式的流程示意圖。

具體實施方式

為使本申請的目的、技術方案及效果更加清楚、明確，以下參照附圖并舉實施例對本申請進一步詳細說明。