[發明專利]在電子芯片中的半導體區域的制作

有效

• 申請號: 201810691907.5
• 申請日: 2018-06-28
• 公開（公告）號: CN109216281B
• 公開（公告）日: 2023-05-23
• 發明（設計）人: F·朱利恩
• 申請（專利權）人: 意法半導體(魯塞)公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092;H10B41/30
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;董典紅

本申請涉及在電子芯片中的半導體區域的制作。可以使用一種方法來制造通過隔離溝槽分離的第一半導體區域和第二半導體區域。半導體襯底用第一氮化硅層覆蓋。第一區域用可以相對于氮化硅被選擇性蝕刻的保護層覆蓋。該結構用第二氮化硅層覆蓋。溝槽被蝕刻通過第二氮化硅層和第一氮化硅層并用填充氧化硅填充到位于保護層之上的水平。選擇性地去除第二氮化硅層和位于第二區域上的第一氮化硅層的部分，并且去除保護層。通過濕法蝕刻選擇性地蝕刻填充氧化物，從而在第二區域周圍的填充氧化物的表面上產生凹坑。

相關申請的交叉引用

本申請要求2017年6月30日提交的法國專利申請第1756181號的優先權，將該申請通過引用并入本文。

技術領域

本專利申請涉及一種用于在電子芯片中制作半導體區域的方法。

背景技術

在包括場效應晶體管的電子芯片中會出現各種問題。

具體而言，在這樣的晶體管中的一個問題是：通常，晶體管越小，泄漏電流的相對值越高。這導致高能量消耗。

另一個問題是，被設計為是相同的晶體管實際上通常展現出不同的電氣特性，特別是不同的閾值電壓。當工作溫度降低時，這些電氣特性之間的差異通常趨向于變得更差。這在實際獲得所設想的電氣特性方面導致各種困難。這些困難尤其出現在芯片被提供用于例如在測量設備中的模擬操作和/或用于例如在負的環境溫度下的冷操作的情況中。這通常會導致某些芯片在制造后的檢查期間被拋棄。

此外，電子芯片可以包括由控制柵極覆蓋的浮置柵極晶體管類型的存儲器點。除了上述關于晶體管的問題之外，由于需要施加相對高的編程電壓的事實，這樣的存儲器點展現出晶體管的柵極絕緣體的劣化的問題。

用于解決上述各種問題的各種已知方法，如果期望同時針對不同類型(N溝道和P溝道)的晶體管和/或存儲器點實現上述問題的解決，則需要大量的制造步驟。

發明內容

本專利申請涉及一種在電子芯片中制作半導體區域的方法。具體實施例涉及旨在用于形成N溝道和P溝道晶體管和/或存儲器點的半導體區域以及包括此類區域的器件。實施例可以減輕上述所有或一些缺點。

因此，一個實施例提供了一種用于制造通過隔離溝槽分離的第一半導體區域和第二半導體區域的方法。半導體襯底用第一氮化硅層覆蓋。第一區域用可以相對于氮化硅被選擇性地蝕刻的保護層覆蓋。該結構用第二氮化硅層覆蓋。溝槽被蝕刻通過第二氮化硅層和第一氮化硅層，并用填充氧化硅填充到位于保護層之上的水平。選擇性地去除第二氮化硅層和位于第二區域上的第一氮化硅層的部分，并且去除保護層。通過濕法蝕刻選擇性地蝕刻填充氧化物，從而在第二區域周圍的填充氧化物的表面上產生凹坑。選擇性地去除位于第一區域上的第一氮化硅層的部分。

根據一個實施例，所述保護層是第一氧化硅層，并且通過所述濕法蝕刻選擇性地去除所述保護層。

根據一個實施例，所述方法還包括清潔所述結構。

根據一個實施例，所述方法還包括在所述襯底上形成第二氧化硅層。可以在清潔所述結構時去除所述第二氧化硅層。

根據一個實施例，所述溝槽用所述填充氧化物填充至位于所述第二氮化硅層之上的水平。通過化學機械拋光去除所述結構的位于所述第二區域上的所述第二氮化硅層的部分之上的部分。可以選擇性地蝕刻氧化物填充。

根據一個實施例，所述溝槽被填充到所述保護層之上的2nm至15nm之間的水平。

根據一個實施例，在填充所述溝槽之后，所述第二氮化硅層在所述第一區域中具有在30nm至100nm之間的厚度。

根據一個實施例，所述保護層具有在2nm和20nm之間的厚度。