[發明專利]一種標準單元庫全模型的測試方法及測試系統

有效

• 申請號: 201810685359.5
• 申請日: 2018-06-28
• 公開（公告）號: CN108830008B
• 公開（公告）日: 2022-03-08
• 發明（設計）人: 尹明會;陳嵐;張衛華;周歡歡;王晨
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: G06F30/398
• 分類號: G06F30/398;G06F30/392
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本發明提供了一種標準單元庫全模型的測試方法，包括以下步驟：步驟201、進行標準單元版圖的多重物理規則檢查；步驟202：進行標準單元庫模型的形式驗證；步驟203、進行標準單元庫的Benchmark電學特性驗證；步驟204、進行標準單元庫的芯片設計硅驗證。本發明還提供了一種標準單元庫全模型的測試系統。本發明可以快速高覆蓋率地完成標準單元庫全模型的測試驗證。

技術領域

本發明屬于集成電路設計領域，特別屬于集成電路設計自動化領域，具體涉及一種標準單元庫全模型的測試方法及測試系統。

背景技術

標準單元庫是基于成熟穩定的工藝而開發的基本邏輯單元集合。每套標準單元庫有幾百個到幾千個單元不等，單元類型非常豐富，包括基礎單元、組合邏輯單元、時序邏輯單元、特殊單元。標準單元庫是超大規模集成電路(VLSI，Very Large Scale Integration)自動化設計的基礎數據庫，其數據庫模型豐富，包含單元仿真庫、單元符號、單元版圖、邏輯功能模型、時序綜合庫模型、單元網表、布局布線庫等數據。如圖1所示，全套標準單元庫模型支撐著整個數字集成電路設計流程，從前端寄存器傳輸級(RTL)設計、邏輯仿真、電路邏輯綜合、版圖綜合、邏輯功能驗證、時序分析、版圖驗證等。基于標準單元的VLSI設計可以極大地提高設計效率，加快產品進入市場的時間，具有成本低、周期短等優點。標準單元庫的性能決定著芯片的面積、時序和功耗等特性。

隨著單片集成電路集成度和工作速度的提高，設計并開發出符合工藝設計規則、邏輯功能正確、模型數據完整、電學特性準確的標準單元庫已成為VLSI芯片設計必要的條件。標準單元庫開發后必須進行系統充分的測試驗證，保證標準單元庫的完整性和準確性至關重要，是保證芯片設計和流片成功的關鍵。由于標準單元庫涵蓋的單元種類和庫模型類型較多，其測試驗證工作復雜而繁瑣。隨著集成電路工藝向著納米制程推進，標準單元庫各種模型數據包含的內容越來越復雜。例如，在40nm工藝節點，標準單元版圖設計規則達到上千條，綜合庫模型非常復雜(時序/功耗/面積/噪聲/統計模型等信息)，單個Corner的庫模型文件就已經超過幾百萬行的量級。對標準單元庫進行系統和完善的驗證變得非常困難。標準單元庫系統的驗證必須包括以下幾個方面：驗證標準單元的邏輯功能和版圖設計的正確性，驗證標準單元庫模型的完整性和各種庫模型數據的一致性，驗證標準單元電學特性的準確性。

現有標準單元庫的驗證方式主要依靠標準單元庫設計團隊的多名工程師手工驗證，需要逐個單元檢查和調用驗證，有經驗的工程師則編寫部分腳本驗證。現有驗證方法主要包括兩個驗證步驟：一是逐個單元的物理設計規則檢查或者腳本化的批處理檢查；二是應用一個設計實例進行設計流程驗證。采用這種方法的缺點體現在：一、標準單元的物理設計規則檢查是逐個完成的，但是實際芯片中標準單元是隨機拼接在一起的，現有驗證方法在單元拼接處的驗證不完善。二、設計流程驗證能保證各種庫模型數據格式的正確性，但是無法保證各種庫模型數據之間的一致性。三、單一的芯片設計不能保證標準單元庫的電學特性。現有標準單元庫的驗證方法效率較低，而且覆蓋率和完整性難于保證。驗證不完善的標準單元庫發布后，潛在的庫模型數據錯誤或模型間的信息差異將直接影響芯片設計者的應用，甚至導致芯片流片失敗。

發明內容

(一)要解決的技術問題

鑒于上述技術問題，本發明提供了一種標準單元庫全模型的測試方法及測試系統，包括四個層次：第一，標準單元版圖的多重物理規則檢查方法；第二，標準單元庫模型內容的完整性和一致性的形式驗證方法；第三，標準單元庫的Benchmark電學特性驗證方法；第四，標準單元庫的芯片設計硅驗證方法。本發明實現了標準單元庫全模型測試的充分性，為標準單元庫的全模型驗證提供了一套完善的、高覆蓋率和高效率的測試方法及測試系統。

(二)技術方案

根據本發明的一個方面，提供了一種標準單元庫全模型的測試方法，包括以下步驟：