[發明專利]一種高性能存儲器控制器

在審

• 申請號: 201810660278.X
• 申請日: 2018-06-25
• 公開（公告）號: CN110633228A
• 公開（公告）日: 2019-12-31
• 發明（設計）人: 王強
• 申請（專利權）人: 成都康元多商貿有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明涉及一種高性能存儲器控制器，包括緩存控制模塊、寄存器配置模塊、中心控制模塊、地址通路、數據通路和外部存儲器接口模塊；所述緩存控制模塊分別與寄存器配置模塊、地址通路和數據通路相連接；所述寄存器配置模塊與中心控制模塊相連接；所述中心控制模塊分別與數據通路、地址通路和外部存儲器接口模塊相連接；所述外部存儲器接口模塊分別與數據通路和地址通路相連接；所述緩存控制模塊連接有內部接口；所述外部存儲器接口模塊連接有存儲器接口。本發明的存儲器控制器其緩存控制模塊有效改善了存儲器的帶寬，同時該存儲器控制器內部接口簡單，易于掛接在不同類型的片上總線，使用方便。

技術領域

本發明涉及電子元件技術領域，尤其涉及一種高性能存儲器控制器。

背景技術

在SOC和ASIC芯片的設計中，由于片上存儲器的容量限制，較多的此類芯片需要外部存儲器進行數據緩存。然而隨著SOC和ASIC內核性能的不斷提升，存儲器帶寬已成為芯片整體性能提升的瓶頸。集成在內部的外部存儲器控制器接口是制約存儲器帶寬的因素之一。目前較為常用的外部存儲器有SDRAM、SRAM、FLASH等，在SOC或FPGA的設計中，較多設計會對不同類型的存儲器單獨進行設計，這樣會帶來芯片引腳數和面積增加等問題；除此之外，大多數SDRAM控制只支持固定長度的數據突發讀寫等問題。

發明內容

本發明的目的是通過以下技術方案實現的。

一種高性能存儲器控制器，包括緩存控制模塊、寄存器配置模塊、中心控制模塊、地址通路、數據通路和外部存儲器接口模塊；所述緩存控制模塊分別與寄存器配置模塊、地址通路和數據通路相連接；所述寄存器配置模塊與中心控制模塊相連接；所述中心控制模塊分別與數據通路、地址通路和外部存儲器接口模塊相連接；所述外部存儲器接口模塊分別與數據通路和地址通路相連接；所述緩存控制模塊連接有內部接口；所述外部存儲器接口模塊連接有存儲器接口。

進一步的，緩存控制模塊包括訪問電路和FIFO緩存電路。

進一步的，地址通路模塊包括SDRAM生成地址電路1、SRAM地址生成電路和行列產生電路。

本發明的優點在于：本發明的存儲器控制器其緩存控制模塊有效改善了存儲器的帶寬，同時該存儲器控制器內部接口簡單，易于掛接在不同類型的片上總線，使用方便。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

附圖1示出了根據本發明的高性能存儲器控制器的原理示意圖；

附圖2示出了根據本發明的緩存控制模塊的電路圖；

附圖3示出了根據本發明的地址通路的電路圖。

具體實施方式

在下面的詳細描述中，提出了許多具體細節，以便于對本發明的全面理解。但是，對于本領域技術人員來說很明顯的是，本發明可以在不需要這些具體細節中的一些細節的情況下實施。下面對實施例的描述僅僅是為了通過示出本發明的示例來提供對本發明的更好地理解。

下面將結合附圖，對本發明實施例的技術方案進行描述。

如圖1所示，本發明提供一種高性能存儲器控制器，包括緩存控制模塊、寄存器配置模塊、中心控制模塊、地址通路、數據通路和外部存儲器接口模塊；所述緩存控制模塊分別與寄存器配置模塊、地址通路和數據通路相連接；所述寄存器配置模塊與中心控制模塊相連接；所述中心控制模塊分別與數據通路、地址通路和外部存儲器接口模塊相連接；所述外部存儲器接口模塊分別與數據通路和地址通路相連接；所述緩存控制模塊連接有內部接口；所述外部存儲器接口模塊連接有存儲器接口。