[發明專利]基于憶阻器非實質蘊涵邏輯的編、譯碼電路的操作方法

有效

• 申請號: 201810633951.0
• 申請日: 2018-06-20
• 公開（公告）號: CN108920788B
• 公開（公告）日: 2020-07-24
• 發明（設計）人: 王小平;吳倩
• 申請（專利權）人: 華中科技大學
• 主分類號: G06F30/36
• 分類號: G06F30/36;G06F30/343
• 代理公司: 華中科技大學專利中心 42201
• 代理人: 廖盈春;曹葆青

1.一種基于憶阻器非實質蘊涵邏輯的編碼電路的操作方法，其特征在于，包括下述步驟：

(1)通過在所述編碼電路的第二憶阻器E₂的第一端施加電壓Vcond-，在所述編碼電路的第五憶阻器E₅的第一端施加電壓Vcond+，且在所述編碼電路的第一憶阻器E₁、第三憶阻器E₃、第四憶阻器E₄、第六憶阻器E₆、第七憶阻器E₇和第八憶阻器E₈的第一端均施加0V電壓來實現對第二憶阻器E₂和第五憶阻器E₅的非實質蘊涵操作；

(2)通過在所述第三憶阻器E₃的第一端施加電壓Vcond-，在所述第六憶阻器E₆的第一端施加電壓Vcond+，且在所述第一憶阻器E₁、第二憶阻器E₂、第四憶阻器E₄、第五憶阻器E₅、第七憶阻器E₇和第八憶阻器E₈的第一端均施加0V電壓來實現對第三憶阻器E₃和第六憶阻器E₆的非實質蘊涵操作；

(3)通過在所述第四憶阻器E4的第一端施加電壓Vcond-，在所述第五憶阻器E₅的第一端施加電壓Vcond+，且在所述第一憶阻器E₁、第二憶阻器E₂、第三憶阻器E₃、第六憶阻器E₆、第七憶阻器E₇和第八憶阻器E₈的第一端均施加0V電壓來實現對第四憶阻器E₄和第五憶阻器E₅的非實質蘊涵操作；

(4)通過在所述第四憶阻器E4的第一端施加電壓Vcond-，在所述第六憶阻器E₆的第一端施加電壓Vcond+，且在所述第一憶阻器E₁、第二憶阻器E₂、第三憶阻器E₃、第五憶阻器E₅、第七憶阻器E₇和第八憶阻器E₈的第一端均施加0V電壓來實現對第四憶阻器E₄和第六憶阻器E₆的非實質蘊涵操作；

(5)通過在所述第五憶阻器E₅的第一端施加電壓Vcond-，在所述第七憶阻器E₇的第一端施加電壓Vcond+，且在所述第一憶阻器E₁、第二憶阻器E₂、第三憶阻器E₃、第四憶阻器E₄、第六憶阻器E₆和第八憶阻器E₈的第一端均施加0V電壓來實現對第五憶阻器E₅和所述第七憶阻器E₇的非實質蘊涵操作；

(6)通過在所述第六憶阻器E₆的第一端施加電壓Vcond-，在所述第八憶阻器E₈的第一端施加電壓Vcond+，且在所述第一憶阻器E₁、第二憶阻器E₂、第三憶阻器E₃、第四憶阻器E₄、第五憶阻器E₅和第七憶阻器E₇的第一端均施加0V電壓來實現對第六憶阻器E₆和所述第八憶阻器E₈的非實質蘊涵操作；

其中，所述編碼電路，包括：第一憶阻器E₁、第二憶阻器E₂、第三憶阻器E₃、第四憶阻器E₄、第五憶阻器E₅、第六憶阻器E₆、第七憶阻器E₇、第八憶阻器E₈和第一分壓電阻R_G；

所述第一憶阻器E₁的第一端、所述第二憶阻器E₂的第一端、所述第三憶阻器E₃的第一端、所述第四憶阻器E₄的第一端、所述第五憶阻器E₅的第一端、所述第六憶阻器E₆的第一端、所述第七憶阻器E₇的第一端和所述第八憶阻器E₈的第一端分別用于接收外部的輸入電壓；

所述第一憶阻器E₁的第二端、所述第二憶阻器E₂的第二端、所述第三憶阻器E₃的第二端、所述第四憶阻器E₄的第二端、所述第五憶阻器E₅的第二端、所述第六憶阻器E₆的第二端、所述第七憶阻器E₇的第二端和所述第八憶阻器E₈的第二端均與所述第一分壓電阻R_G的一端相連，第一分壓電阻R_G的另一端接地；

所述第一憶阻器E₁、所述第二憶阻器E₂、所述第三憶阻器E₃、所述第四憶阻器E₄、所述第五憶阻器E₅、所述第六憶阻器E₆、所述第七憶阻器E₇和所述第八憶阻器E₈均具有高阻態與低阻態；且第五憶阻器E₅、第六憶阻器E₆、第七憶阻器E₇和第八憶阻器E₈的初始狀態均為低阻態，第一憶阻器E₁、第二憶阻器E₂、第三憶阻器E₃和第四憶阻器E₄的初始狀態是根據編碼待輸入的信號進行相應地設置。