[發明專利]基于憶阻器非實質蘊涵邏輯的編、譯碼電路的操作方法

有效

• 申請號: 201810633951.0
• 申請日: 2018-06-20
• 公開（公告）號: CN108920788B
• 公開（公告）日: 2020-07-24
• 發明（設計）人: 王小平;吳倩
• 申請（專利權）人: 華中科技大學
• 主分類號: G06F30/36
• 分類號: G06F30/36;G06F30/343
• 代理公司: 華中科技大學專利中心 42201
• 代理人: 廖盈春;曹葆青

本發明公開了一種基于憶阻器非實質蘊涵的編、譯碼電路的操作方法，其利用非實質蘊涵“非?與”式特點結合編碼和譯碼邏輯表達式，通過幾步非實質蘊涵操作，從而可在輸出單元上檢測到編碼或譯碼結果。本發明是純憶阻實現方式，不再借助MOS管，電路整體結構更加簡單，功耗更低，體積更小；并且憶阻器具有良好的非易失性，能將存儲和運算相結合，有望突破傳統馮.諾依曼體系架構的瓶頸。同時由于非實質蘊涵能夠級聯操作，從而可將該編碼和譯碼邏輯功能擴展至交叉陣列中，使得大規模編碼和譯碼操作成為可能，實際生產過程中的操作效率大幅度提升，提高了操作的靈活性，同時所需的芯片體積相較于傳統結構要小很多。

技術領域

本發明屬于基于組合邏輯電路的交叉陣列領域，更具體地，涉及一種基于憶阻器非實質蘊涵邏輯的編、譯碼電路的操作方法。

背景技術

隨著人工智能及類腦時代的到來，大規模快速運算已經變得炙手可熱，然而這卻為傳統的晶體管器件及其邏輯電路帶來了挑戰。由摩爾定律可知，隨著集成電路技術的發展，其上的電子元件數目成倍增長，那么晶體管器件尺寸必將越來越小，而目前生產技術、制備成本和社會需求等因素，導致最終對集成電路性能的提升越來越困難。當晶體管的尺寸接近納米級別時，其中的寄生電容、場效應和溫漂等問題必然會對其可靠性和穩定性等指標造成不好的影響；一旦晶體管的尺寸達到納米級別，其中的二氧化硅絕緣層會降低到幾個原子的厚度，從而會出現許多新的技術問題。如電子可能會擊穿絕緣層，導致漏電，柵極中的雜質會滲透到電介質，隧道效應、量子效應、寄生效應、短溝效應和參數不穩定的影響會越來越顯著，晶體管的漏電流變大、能耗增加、可靠性變差及壽命減短等。同時，器件厚度的微弱變化會導致操作條件的變化，使得維持器件的容差極其困難。以上這些問題不可避免地對晶體管集成電路的發展造成了巨大的障礙。作為新型的具有很多優良性能的納米級器件的憶阻器，自1971年被預言存在、2008年被首次成功制備出物理實物以來，開始受到科研工作者的廣泛關注，憶阻器的“阻變”性及類似“開關”的特性使得其能夠取代傳統的晶體管器件，并有望解決其技術瓶頸的難題。

1971年，蔡少棠教授在電路理論及對稱性原理的基礎上推測除了電阻、電容和電感之外應該還存在一種新型的基本電路元件，并將其稱為“憶阻器”，即有記憶的電阻。2008年，美國惠普實驗室在《Nature》上宣布制備出了憶阻器實物，該成果證明了蔡少棠教授關于憶阻器推理預測的正確性。憶阻器材料具有性能穩定、功耗較低、存儲速度快，體積較小以及非易失性等特點，并且其讀寫存儲速度較快，還能與CMOS晶體管技術相互兼容，同時其阻值大小能夠隨外加電壓而改變等特點。因此，它相較于其他的存儲介質存在明顯的優勢，在很多方面具有很好的應用。例如，利用憶阻器不同的阻值狀態來存儲不同的數據信息，從而代替CMOS器件進行傳統的邏輯門電路和邏輯運算電路的設計；同時在基于憶阻器的生物突觸及神經網絡設計、模式識別與圖像處理等方面都有相關的良好應用。故而，作為新型的基本電路元器件——憶阻器必然會轉變傳統電子電路系統的設計思路，進而推動整個電子行業的蓬勃發展。

在新型邏輯電路結構中，基于憶阻器的實質蘊涵邏輯電路(邏輯表達式的應用十分廣泛，然而，經過科研人員的研究發現該邏輯電路在實際操作過程中，憶阻器存在阻值“切換不完全”的缺陷，即憶阻器在一步實質蘊涵操作完成之后，其阻值不能達到最小值R_on，只是接近最小值R_on，而在由該憶阻器單元參與的多步實質蘊涵操作之后，該憶阻器的阻值將不在低阻態范圍內，即不能再被認為是邏輯“1”，因此實質蘊涵邏輯操作失效。故而針對該缺陷提出了改進型電路設計，將其命名為“非實質蘊涵(NIMP)”邏輯電路該非實質蘊涵不存在阻值“切換不完全”的缺陷，故而能夠實現多步非實質蘊涵的級聯操作，進而能夠用于大規模交叉陣列中，因此基于該非實質蘊涵邏輯的電路設計具有十分優良的性能，結合該邏輯結構的組合邏輯電路及其交叉陣列設計也得到了廣泛的關注。

發明內容