[發明專利]基于AXI總線的多路對稱加解密IP核并行處理裝置和方法

有效

• 申請號: 201810621835.7
• 申請日: 2018-06-15
• 公開（公告）號: CN108874702B
• 公開（公告）日: 2020-11-17
• 發明（設計）人: 胡朗愷;龔驍敏;馬小鋒;田春雨;劉歡
• 申請（專利權）人: 中國電子科技集團公司第五十二研究所
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F9/50;G06F21/60
• 代理公司: 杭州君度專利代理事務所(特殊普通合伙) 33240
• 代理人: 楊天嬌

本發明公開了一種基于AXI總線的多路對稱加解密IP核并行處理裝置和方法，包括：讀緩沖單元在滿足預設的條件下，從SDRAM中讀取待加密或解密的數據；多路選擇及控制單元根據預設的加解密模式和讀緩沖單元的讀出時鐘，采用移位寄存器控制加解密IP核進行并行處理；寫緩沖單元在滿足預設的條件下，將加解密處理后的數據輸出至主機端SDRAM。本發明實現了對稱加解密IP核的并行處理，有效的解決了對稱加解密IP核的單核性能瓶頸的問題，并提升接口通用性。

技術領域

本發明屬于信息處理及信息安全技術領域，具體涉及一種基于AXI總線的多路對稱加解密IP核并行處理裝置和方法。

背景技術

AXI(Advanced eXtensible Interface)是一種總線協議，該協議是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)3.0協議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內總線。它的地址/控制和數據相位是分離的，支持不對齊的數據傳輸，同時在突發傳輸中，只需要首地址，同時分離的讀寫數據通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進行時序收斂。AXI是AMBA中一個新的高性能協議。AXI技術豐富了現有的AMBA標準內容，滿足超高性能和復雜的片上系統(SoC)設計的需求。

在現有技術中，出于對設計保護的目的，加解密IP核通常會以NET_LIST即網表的形式授權使用，但現有的加解密IP核通常存在單核性能瓶頸問題。由于對稱加解密IP核的帶寬在大多數情況下遠小于AXI總線帶寬，現有技術又無法對網表形式的IP核進行優化分析并提升性能，使其達到或接近AXI總線帶寬。

發明內容

本發明的目的在于針對單個對稱加解密IP核帶寬較低、接口通用性較差的問題，提出一種基于AXI總線的多路對稱加解密IP核并行處理裝置和方法，該方法提出了加解密IP核并行處理，解決了對稱加解密IP核的單核性能較低的問題。

為實現上述目的，本發明所采用的技術方案為：

一種基于AXI總線的多路對稱加解密IP核并行處理裝置，所述多路對稱加解密IP核并行處理裝置，包括：與SDRAM連接的AXI總線，以及連接到AXI總線的讀緩沖單元和寫緩沖單元，所述讀緩沖單元和寫緩沖單元分別通過對應的多路選擇及控制單元連接到多路對稱加解密IP核，其中：

所述讀緩沖單元，在滿足預設的條件下，從SDRAM中讀取待加密或解密的數據；

所述多路選擇及控制單元，根據讀緩沖單元的讀出時鐘和預設的加解密模式，不同的加解密模式采用對應的移位寄存器對寄存數據進行移位處理，根據移位寄存器的移位結果選擇對應的加解密IP核進行處理；

所述寫緩沖單元，在滿足預設的條件下，將加解密處理后的數據輸出到SDRAM。

進一步地，所述讀緩沖單元在滿足預設的條件下，從SDRAM中讀取待加密或解密的數據，執行如下操作：

當讀緩沖單元和寫緩沖單元的隊列為非滿狀態、SDRAM中有待加密或解密的數據且AXI總線處于空閑狀態時，讀緩沖單元發起一次AXI讀請求，待SDRAM響應該AXI讀請求后，讀緩沖單元從SDRAM中讀取待加密或解密的數據。

進一步地，所述預設的加解密模式為解密模式、或支持并行計算的加密模式時，所述多路選擇及控制單元，根據讀緩沖單元的讀出時鐘和預設的加解密模式，不同的加解密模式采用對應的移位寄存器對寄存數據進行移位處理，根據移位寄存器的移位結果選擇對應的加解密IP核進行處理，執行如下操作：

設置移位寄存器的位數等于加解密IP核最小輸入周期數，且設置加解密IP核的數量與移位寄存器的位數對應；

在讀緩沖單元的讀出時鐘的觸發下，移位寄存器對寄存數據進行移位處理，根據移位寄存器的移位結果，將待加密或解密數據輸入至對應的加解密IP核中進行處理。