[發明專利]非易失性存儲器

有效

• 申請號: 201810558596.5
• 申請日: 2018-06-01
• 公開（公告）號: CN108986860B
• 公開（公告）日: 2023-09-22
• 發明（設計）人: 樸廷埈;任政燉;鄭秉勳;金恩智;申知娟;崔榮暾
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G11C16/06
• 分類號: G11C16/06;G11C16/34;H03K3/017
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 劉培培;黃隸凡

本發明提供一種非易失性存儲器，所述非易失性存儲器包括：時鐘引腳，被配置成在占空比修正電路訓練周期期間接收外部時鐘信號；多個存儲器芯片，被配置成基于外部時鐘信號對內部時鐘信號執行占空比修正操作，所述多個存儲器芯片被配置成在訓練周期期間并行地執行占空比修正操作；以及輸入/輸出引腳，共同連接到所述多個存儲器芯片，其中所述多個存儲器芯片中的每一者包括：占空比修正電路(DCC)，被配置成對內部時鐘信號執行占空比修正操作；以及輸出緩沖器，連接在占空比修正電路的輸出端子與輸入/輸出引腳之間。

[相關申請的交叉參考]

本申請主張在2016年6月1日在美國專利及商標局提出申請的序列號為62/513,507的美國專利以及在2017年8月1日在韓國知識產權局提出申請的韓國專利申請第10-2017-0097815號的權利，所述美國專利及韓國專利申請中的每一者的公開內容全文并入本申請供參考。

技術領域

本發明概念涉及一種存儲器器件，且更具體來說涉及一種包括占空比修正電路的非易失性存儲器、一種包括所述非易失性存儲器的存儲器件、以及一種操作所述存儲器件的方法。

背景技術

存儲器件可包括非易失性存儲器及用于控制非易失性存儲器的控制器。傳統上，與控制器和包括高速存儲器(例如動態隨機存取存儲器(dynamic?random?access?memory，DRAM)或靜態隨機存取存儲器(static?random?access?memory，SRAM))的存儲器系統之間的通信相比，非易失性存儲器與控制器之間的通信以更低的操作頻率執行。然而，近年來，已期望或需要以高的操作頻率在非易失性存儲器與控制器之間執行通信。

發明內容

根據本發明概念的一些示例性實施例，提供一種非易失性存儲器，所述非易失性存儲器包括：時鐘引腳，被配置成在占空比修正電路訓練周期期間接收外部時鐘信號；多個存儲器芯片，被配置成基于所述外部時鐘信號對內部時鐘信號執行占空比修正操作，所述多個存儲器芯片被配置成在所述訓練周期期間并行地執行所述占空比修正操作；以及輸入/輸出引腳，共同連接到所述多個存儲器芯片，其中所述多個存儲器芯片中的每一者包括：占空比修正電路(duty?correction?circuit，DCC)，被配置成對所述內部時鐘信號執行所述占空比修正操作；以及輸出緩沖器，連接在所述占空比修正電路的輸出端子與所述輸入/輸出引腳之間。

根據本發明概念的一些示例性實施例，提供一種非易失性存儲器，所述非易失性存儲器包括：時鐘引腳，被配置成在占空比修正電路訓練周期期間接收外部時鐘信號；輸入/輸出引腳，被配置成傳送及接收數據信號或數據選通信號；緩沖器芯片，連接到所述時鐘引腳及所述輸入/輸出引腳，且被配置成對所述外部時鐘信號進行緩沖以產生經緩沖外部時鐘信號；多個存儲器芯片，被配置成基于所述經緩沖外部時鐘信號對內部時鐘信號并行地執行占空比修正操作，其中所述緩沖器芯片包括：第一占空比修正電路(DCC)，被配置成對從所述多個存儲器芯片中的一者接收的輸出信號執行所述占空比修正操作，以及第一輸出緩沖器，連接在所述第一占空比修正電路的輸出端子與所述輸入/輸出引腳之間。

根據本發明概念的一些示例性實施例，提供一種非易失性存儲器，所述非易失性存儲器包括：時鐘引腳，被配置成在占空比修正電路訓練周期期間接收外部時鐘信號；輸入/輸出引腳，被配置成傳送及接收數據信號或數據選通信號；第一緩沖器芯片及第二緩沖器芯片，共同連接到所述時鐘引腳及所述輸入/輸出引腳，且被配置成對所述外部時鐘信號進行緩沖以分別產生第一經緩沖外部時鐘信號及第二經緩沖外部時鐘信號；以及多個存儲器芯片，包括第一存儲器芯片及第二存儲器芯片，所述第一存儲器芯片被配置成基于所述第一經緩沖外部時鐘信號對第一內部時鐘信號并行地執行占空比修正操作，所述第二存儲器芯片被配置成基于所述第二經緩沖外部時鐘信號對第二內部時鐘信號并行地執行所述占空比修正操作。