[發明專利]閃存浮柵極板間電容的晶圓允收測試圖形

有效

• 申請號: 201810554473.4
• 申請日: 2018-06-01
• 公開（公告）號: CN108807342B
• 公開（公告）日: 2019-11-15
• 發明（設計）人: 張金霜;田志;齊瑞生;鄒榮
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L27/11519;H01L27/11521
• 代理公司: 31211 上海浦一知識產權代理有限公司
• 代理人: 郭四華<國際申請>=<國際公布>=<進入

本發明公開了一種閃存浮柵極板間電容的晶圓允收測試圖形，包括：多個呈條形結構且平行排列的有源區，在各有源區的正上方都設置有一條對應的浮柵，浮柵和有源區俯視面結構相同且自對準；控制柵，覆蓋在晶圓允收測試圖形區域內并呈一整塊結構；兩條以上金屬線，各金屬線呈和有源區垂直的條形結構且平行排列；金屬線分成第一和二電極金屬線并連接到第一和二襯墊；將浮柵按順序編號，奇數編號的各浮柵通過通孔連接頂部對應的第一電極金屬線，偶數編號的各浮柵通過通孔連接頂部對應的第二電極金屬線。本發明能提高閃存浮柵極板間電容的測量的準確性以及具有成本較低的優點。

技術領域

本發明涉及一種半導體集成電路，特別是涉及一種閃存浮柵極板間電容的晶圓允收測試圖形。

背景技術

隨著半導體技術的發展，非易失性閃存市場占有率越來越高。為了滿足高密度、高性能、低成本的市場需求，技術節點越做越小，最明顯的是有源區(AA)的線寬(Line)和間距(Space)相應做小。對于電性參數監測要求更加全面，進而更好的反應工藝制程情況。

如圖1所示，是現有閃存的版圖，圖2A是沿圖1中AA線的現有閃存的剖面結構圖；圖2B是沿圖1中BB線的現有閃存的剖面結構圖；現有閃存包括：

多個有源區101都呈條形結構且平行排列，由圖2B所示可知，有源區101是由場氧如淺溝槽場氧209隔離出來的半導體襯底如硅襯底201組成。

浮柵(FG)102和控制柵(CG)103，控制柵103呈條形結構且和有源區101互相垂直。所述浮柵102位于所述控制柵103跨越所述有源區101的底部。所述浮柵102和所述控制柵103通常都采用多晶硅形成。各所述存儲單元的源區104和漏區105分別位于所述浮柵102兩側的所述有源區中。同一列的各所述存儲單元的漏區105都通過接觸孔106連接到由正面金屬層組成的位線BL，圖1中位線BL后面還帶有編號，如BL0，BL1，BL2等。同一行的各所述存儲單元的源區104都連接在一起并通過一個接觸孔106a連接到對應的由正面金屬層組的源極線(未示出)，和源極線相連的接觸孔在圖1中單獨用標記106a標出。

同一行的各所述控制柵103連接在一起并作為字線WL，圖1中字線WL后面還帶有編號，如WL0，WL1，WL2和WL3等。

由圖2A所示可知，圖2A中的半導體襯底201都作為有源區101，在所述浮柵102和半導體襯底201之間隔離由隧穿介質層如隧穿氧化層202，在浮柵102和控制柵103之間隔離有柵間介質層如柵間氧化層203，在控制柵103的頂部表面形成由氮化硅覆蓋層204。在整個由隧穿氧化層202、浮柵102、柵間介質層203、控制柵103和氮化硅覆蓋層204組成的柵極結構的側面形成有側墻。氮化硅層205作為接觸孔刻蝕停止層。接觸孔106穿過層間膜206。源區104中還包括輕摻雜區207；漏區105中還包括輕摻雜漏區208。其中，輕摻雜區207和所述源區104都和對應的柵極結構的側面自對準，所述源區104位于輕摻雜區207底部。所述輕摻雜漏區208和對應的柵極結構的側面自對準；漏區105和對應的柵極結構的側墻的側面自對準。

對于閃存來講數據保存能力(DRB)是非常重要的參數，低溫DRB需要將晶圓(wafer)放置1000小時來監控數據保存(Data Retention)情況。存儲單元位(bit Cell)做完寫入編程(Program)后，浮柵里會有大量電子讀取為0，如果在字線WL方向與它臨近的bitcell是擦除(erase)狀態讀取為1，這兩個bit cell之間會存在一個電勢差，部分電子有可能在勢壘的作用下移動到浮柵102與浮柵102之間的電容區，產生一定的漏電，而該電容區的介電常數也會發生改變進而影響浮柵102與浮柵102之間的電容。因此監控浮柵102與浮柵102之間的電容同時還可以間接反應漏電情況。另一方面，隨著AA Space間距不斷做小，浮柵102上的電壓耦合(coupling)到相鄰bit cell浮柵102上的電壓也會相應增大，加重WL干擾(Disturb)風險效應，通過監測浮柵102與浮柵102之間電容對于客戶電路設計也有很大幫助。