[發明專利]閃存浮柵極板間電容的晶圓允收測試圖形

有效

• 申請號: 201810554473.4
• 申請日: 2018-06-01
• 公開（公告）號: CN108807342B
• 公開（公告）日: 2019-11-15
• 發明（設計）人: 張金霜;田志;齊瑞生;鄒榮
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L27/11519;H01L27/11521
• 代理公司: 31211 上海浦一知識產權代理有限公司
• 代理人: 郭四華<國際申請>=<國際公布>=<進入

1.一種閃存浮柵極板間電容的晶圓允收測試圖形，其特征在于，包括：

多個有源區，所述有源區呈條形結構且平行排列，所述有源區通過場氧對半導體襯底隔離而成；

多條浮柵，在各所述有源區的正上方都設置有一條對應的所述浮柵，所述浮柵和對應的所述有源區俯視面結構相同且自對準；

控制柵，覆蓋在晶圓允收測試圖形區域內的各所述浮柵的頂部并延伸到各所述浮柵周側的所述場氧上并呈一整塊結構；

兩條以上金屬線，各所述金屬線呈條形結構且平行排列，且各所述金屬線的長度方向和所述有源區的長度方向垂直；

所述金屬線分成第一電極金屬線和第二電極金屬線，所述第一電極金屬線都連接到第一襯墊，所述第二電極金屬線都連接到第二襯墊；

將所述浮柵按順序編號，奇數編號的各所述浮柵通過通孔連接頂部對應的所述第一電極金屬線，偶數編號的各所述浮柵通過通孔連接頂部對應的所述第二電極金屬線。

2.如權利要求1所述的閃存浮柵極板間電容的晶圓允收測試圖形，其特征在于：所述半導體襯底為硅襯底。

3.如權利要求1所述的閃存浮柵極板間電容的晶圓允收測試圖形，其特征在于：所述場氧為淺溝槽場氧。

4.如權利要求1所述的閃存浮柵極板間電容的晶圓允收測試圖形，其特征在于：所述晶圓允收測試圖形位于劃片道上。

5.如權利要求1所述的閃存浮柵極板間電容的晶圓允收測試圖形，其特征在于：所述浮柵由多晶硅組成。

6.如權利要求1所述的閃存浮柵極板間電容的晶圓允收測試圖形，其特征在于：所述控制柵由多晶硅組成。

7.如權利要求6所述的閃存浮柵極板間電容的晶圓允收測試圖形，其特征在于：各所述金屬線底部的所述控制柵對應的多晶硅被挖除，使所述浮柵頂部的通孔直接連接對應的所述金屬線。

8.如權利要求1所述的閃存浮柵極板間電容的晶圓允收測試圖形，其特征在于：所述第一襯墊和所述第二襯墊位于所述金屬線的長度方向的兩側以及所述第一電極金屬線和所述第二電極金屬線交替排列組成叉指狀結構。

9.如權利要求1或8所述的閃存浮柵極板間電容的晶圓允收測試圖形，其特征在于：所述閃存浮柵極板間電容的通過測試所述第一襯墊和所述第二襯墊之間的總電容得到，且所述閃存浮柵極板間電容為所述總電容和所述浮柵條數減1的商。

10.如權利要求1所述的閃存浮柵極板間電容的晶圓允收測試圖形，其特征在于：所述浮柵和所述有源區之間形成由隧穿介質層，在所述浮柵和所述控制柵之間形成有柵間介質層。

11.如權利要求7所述的閃存浮柵極板間電容的晶圓允收測試圖形，其特征在于：各所述金屬線底部的所述控制柵對應的多晶硅的挖除工藝采用芯片的外圍電路的多晶硅柵刻蝕工藝。

12.如權利要求4所述的閃存浮柵極板間電容的晶圓允收測試圖形，其特征在于：閃存形成于芯片區域中。

13.如權利要求12所述的閃存浮柵極板間電容的晶圓允收測試圖形，其特征在于：所述晶圓允收測試圖形的有源區的寬度和所述芯片區域中的有源區的寬度相同。

14.如權利要求13所述的閃存浮柵極板間電容的晶圓允收測試圖形，其特征在于：所述閃存的技術節點為55nm以及50nm以下。

15.如權利要求8所述的閃存浮柵極板間電容的晶圓允收測試圖形，其特征在于：對于各條所述浮柵，所述浮柵的頂部形成有多個等間距的所述通孔，并通過所述通孔連接到對應的所述金屬線上。