[發明專利]一種優化PCB高速鏈路阻抗連續性的方法

在審

• 申請號: 201810540669.8
• 申請日: 2018-05-30
• 公開（公告）號: CN108684137A
• 公開（公告）日: 2018-10-19
• 發明（設計）人: 榮世立
• 申請（專利權）人: 鄭州云海信息技術有限公司
• 主分類號: H05K1/02
• 分類號: H05K1/02
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明公開了一種優化PCB高速鏈路阻抗連續性的方法，所述PCB高速鏈路包括主板和接收卡，所述主板與接收卡通過連接器連接，所述主板包括發射端與電容，所述接收卡包括接收端；所述方法包括以下步驟：調整電容位置，并針對電容不同位置進行時域反射計仿真；根據仿真結果對比電容不同位置下，所述PCB高速鏈路阻抗、損耗特性情況；根據對比結果，確定電容最佳位置。本發明公開的優化PCB高速鏈路阻抗連續性的方法，通過改變電容擺放位置進行仿真鏈路的時域反射計結果，優化電容擺放位置，使得鏈路整體阻抗連續性最好，提高信號傳輸質量。

技術領域

本發明涉及服務器技術領域，尤其涉及一種優化PCB高速鏈路阻抗連續性的方法。

背景技術

在傳統數字系統設計中，高速互聯現象常常可以忽略不計，因為它們對系統的性能影響很微弱。然而，隨著計算機技術的不斷發展，在眾多決定系統性能的因素里，高速互聯現象正起著主導作用，常常導致一些不可預見問題的出現，極大的增加了系統設計的復雜性。因此在高速鏈路設計中，要盡量優化各個模塊，借助仿真工具提前評估設計可行性及風險點，并依據仿真結果優化設計，提高系統設計成功率，縮短研發周期。

在服務器系統高速信號鏈路設計過程中，鏈路阻抗的優化設計尤其重要，若鏈路阻抗連續性較差，會引起信號反射、增加鏈路損耗，進而影響信號傳輸質量，甚至導致設計失敗。

現有技術中，在高速鏈路設計中，針對電容處的阻抗不連續特性，多數工程師會從電容本身的特性入手，通過挖空電容pad的參考平面已降低其容性，進而提高阻抗，減小阻抗不連續。雖然上述設計思想能夠有效提高電容處的阻抗，減小阻抗不連續性，但挖空電容pad參考層會降低參考平面的完整性，影響電流的流向分布，可能會引起電源完整性問題。此外，若在電容下方有其它高速線，會使其他高速線的參考平面不完整，影響信號傳輸質量。

發明內容

基于背景技術存在的技術問題，本發明提出了一種優化PCB高速鏈路阻抗連續性的方法，通過改變電容擺放位置進行仿真鏈路的時域反射計結果，優化電容擺放位置，使得鏈路整體阻抗連續性最好，提高信號傳輸質量。

本發明提出的一種優化PCB高速鏈路阻抗連續性的方法，所述PCB高速鏈路包括主板和接收卡，所述主板與接收卡通過連接器連接，所述主板包括發射端與電容，所述接收卡包括接收端；

所述方法包括以下步驟：

調整電容位置，并針對電容不同位置進行時域反射計仿真；

根據仿真結果對比電容不同位置下，所述PCB高速鏈路阻抗、損耗特性情況；

根據對比結果，確定電容最佳位置。。

優選地，所述調整電容位置具體為調整電容與連接器距離。

優選地，所述PCB高速鏈路中，發射端與電容通過引出線L1、主板主走線L2相連，電容與連接器通過連接線L3相連，連接器與接收端通過連接線L4相連。

優選地，L2和L3的總長度不變。

優選地，調整電容與連接器距離為改變L2和L3的長度。

本發明中提供的一種優化PCB高速鏈路阻抗連續性的方法，通過改變電容擺放位置進行仿真鏈路的時域反射計結果，優化電容擺放位置，使得鏈路整體阻抗連續性最好，提高信號傳輸質量。

附圖說明

圖1為本發明提出的一種優化PCB高速鏈路阻抗連續性的方法的流程圖；

圖2為針對電容不同擺放位置的仿真項圖；

圖3為電容不同位置的鏈路時域反射計仿真圖；

圖4為電容不同位置的鏈路插入損耗仿真圖；

圖5為電容不同位置的鏈路回波損耗仿真圖。