[發明專利]雙分離柵閃存的參考電流產生電路

有效

• 申請號: 201810536551.8
• 申請日: 2018-05-30
• 公開（公告）號: CN108847266B
• 公開（公告）日: 2020-08-11
• 發明（設計）人: 楊光軍;李冰寒
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: G11C16/30
• 分類號: G11C16/30;G11C16/04
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種雙分離柵閃存的參考電流產生電路，存儲單元包括帶有浮柵的第一和三柵極結構和二者間的第二柵極結構，陣列結構由多個存儲單元進行行列排列而成；參考電流產生電路由兩行參考存儲單元組成，各參考存儲單元的結構和存儲單元的結構相同；第一行參考存儲單元輸出由一個以上的參考存儲單元的第一信息存儲位對應的第一參考位線電流以及第二行參考存儲單元輸出由一個以上的參考存儲單元的第二信息存儲位對應的第二參考位線電流，對各第一和二參考位線電流取平均值得到最終參考電流。本發明能減少存儲單元的兩個不同信息存儲位受到制程工藝偏差的影響而對讀取效果帶來的不利影響，提高存儲單元的兩個不同信息存儲位的讀取效果的一致性。

技術領域

本發明涉及一種半導體集成電路，特別是涉及一種雙分離柵閃存的參考電流產生電路。

背景技術

如圖1所示，是現有雙分離柵閃存的存儲單元的結構圖；各存儲單元201包括：第一柵極結構104、第二柵極結構105、第三柵極結構106、第一源漏區102和第二源漏區103。

所述第一柵極結構104由形成于半導體襯底101表面的第一柵介質層107、浮柵108、第二柵介質層109和多晶硅控制柵110疊加而成。

所述第二柵極結構105由形成于半導體襯底101表面的第三柵介質層111和多晶硅柵112組成。

所述第三柵極結構106由形成于半導體襯底101表面的第一柵介質層107、浮柵108、第二柵介質層109和多晶硅控制柵110疊加而成。

由位于所述第一源漏區102和所述第二源漏區103之間的所述半導體襯底101組成溝道區。

所述第一柵極結構104、所述第二柵極結構105和所述第三柵極結構106排列在所述第一源漏區102和所述第二源漏區103之間的所述溝道區表面上，由所述第一柵極結構104、所述第二柵極結構105和所述第三柵極結構106共同控制所述溝道區表面的溝道的形成。

所述第一柵極結構104的多晶硅控制柵110連接第一控制柵極線CGa；所述第三柵極結構106的多晶硅控制柵110連接第二控制柵極線CGb；所述第二柵極結構105的多晶硅柵112連接字線WL。

所述第一柵極結構104作為第一信息存儲位，所述第三柵極結構106作為第一信息存儲位；所述第二柵極結構105的多晶硅柵112作為所述存儲單元的選擇柵(selectgate)。

第一源漏區102連接到第一位線BLa，第二源漏區103連接到第二位線BLb。

如圖1所示，對所述第一信息存儲位進行讀(Read)、編程(Program)和擦除(Erase)時存儲單元201的各電極所加信號為：

讀操作對應的信號為：字線WL為4.5V，第一控制柵極線CGa為0V，第二控制柵極線CGb為4.5V，第一位線BLa為0V，第二位線BLb為0.8V；位線電流由第二位線BLb輸出。

編程操作對應的信號為：字線WL為1.5V，第一控制柵極線CGa為8V，第二控制柵極線CGb為5V，第一位線BLa為5V，第二位線BLb加編程電流；

擦除操作對應的信號為：字線WL為8V，第一控制柵極線CGa為-7V，第二控制柵極線CGb為-7V，第一位線BLa為0V，第二位線BLb為0V。

對所述第二信息存儲位進行讀(Read)、編程(Program)和擦除(Erase)時存儲單元201的各電極所加信號為：

讀操作對應的信號為：字線WL為4.5V，第一控制柵極線CGa為4.5V，第二控制柵極線CGb為0V，第一位線BLa為0.8V，第二位線BLb為0V；位線電流由第一位線BLa輸出。