[發(fā)明專利]一種平面復(fù)合應(yīng)變Si/SiGe CMOS器件及制備方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201810498879.5
• 申請(qǐng)日: 2018-05-23
• 公開（公告）號(hào): CN108766967B
• 公開（公告）日: 2021-05-28
• 發(fā)明（設(shè)計(jì)）人: 周春宇;鐘宇霄;王冠宇;蔣巍;馬明;董希言
• 申請(qǐng)（專利權(quán)）人: 燕山大學(xué)
• 主分類號(hào): H01L27/092
• 分類號(hào): H01L27/092;H01L21/8238
• 代理公司: 秦皇島一誠知識(shí)產(chǎn)權(quán)事務(wù)所(普通合伙) 13116
• 代理人: 續(xù)京沙

一種平面復(fù)合應(yīng)變Si/SiGe CMOS器件及制備方法，選取晶向?yàn)?00的N摻雜的單晶Si襯底；在襯底上外延一層Ge組分漸變的SiGe層；在SiGe層表面外延一層Si_0.85Ge_0.15層；光刻Si_0.85Ge_0.15虛擬襯底右側(cè)區(qū)域，贗晶生長一層應(yīng)變Si_0.69Ge_0.30C_0.01層；光刻應(yīng)變Si_0.69Ge_0.30C_0.01層，在兩端嵌入Si_0.5Ge_0.5層，采用CMP技術(shù)將器件表面平面化；贗晶生長一層應(yīng)變Si層；在器件中部形成STI結(jié)構(gòu)；光刻并進(jìn)行離子注入形成P阱和N阱；淀積柵氧化層和NMOS多晶硅層并光刻形成NMOS柵結(jié)構(gòu)；在NMOS的兩端形成嵌入SiC層，進(jìn)行離子注入形成源/漏區(qū)；淀積PMOS多晶硅柵，光刻多晶硅柵，利用自對(duì)準(zhǔn)工藝形成PMOS的源/漏區(qū)。本發(fā)明在NMOS和PMOS溝道區(qū)同時(shí)采用單軸和雙軸復(fù)合應(yīng)變，大幅度提高載流子的移率和器件工作速度，整個(gè)器件均采用平面工藝，和已有的硅工藝兼容，可實(shí)現(xiàn)大規(guī)模集成。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體集成電路技術(shù)領(lǐng)域，尤其涉及一種平面復(fù)合應(yīng)變Si/SiGe CMOS器件及其制備方法。

背景技術(shù)

隨著微電子技術(shù)的高速發(fā)展，硅基集成電路的速度及性能已接近其工藝技術(shù)、材料與器件物理的極限。為支撐摩爾定理的持續(xù)發(fā)展，一種新技術(shù)—應(yīng)變硅技術(shù)應(yīng)運(yùn)而生，應(yīng)變硅器件及電路以其速度快，性能高等特點(diǎn)，已成為高速/高性能集成電路研究、應(yīng)用的前沿與發(fā)展方向，以集成電路為代表的微電子技術(shù)已進(jìn)入應(yīng)變技術(shù)新時(shí)代。

目前國際上在小尺寸MOS器件中采用的成熟應(yīng)變硅技術(shù)是局部應(yīng)變，即單軸應(yīng)變技術(shù)。局部應(yīng)力的引入主要通過兩種方法：一種方法是通過器件表面淀積SiN薄膜在MOSFET溝道形成應(yīng)變Si的DSL(Dual Stress Liner，雙應(yīng)力襯墊)；另一種是采用源漏區(qū)嵌入SiGe而形成應(yīng)變Si溝道。然而采用該方法引入的應(yīng)力，受到工藝條件的制約，應(yīng)力的大小受到了很大限制，使得載流子的遷移率及器件的頻率特性提高幅度只有10％左右。因此，從工藝技術(shù)的角度考慮，完全可以將全局應(yīng)變，即雙軸應(yīng)力引入到小尺寸MOS器件結(jié)構(gòu)中，進(jìn)而可以通過合理改變器件的能帶結(jié)構(gòu)與材料物理參數(shù)，進(jìn)一步提高器件的高頻特性。該方法完全和已有的硅工藝兼容，同時(shí)兼顧工藝成本，可以滿足高頻SOC系統(tǒng)對(duì)器件性能的要求。

發(fā)明內(nèi)容

本發(fā)明目的在于提供一種大幅度提高載流子遷移率、提高器件工作速度的可工作于高頻的平面復(fù)合應(yīng)變Si/SiGe CMOS器件及制備方法。

為實(shí)現(xiàn)上述目的，采用了以下技術(shù)方案：本發(fā)明所述器件選取晶向?yàn)?00的N摻雜的單晶Si襯底；在N摻雜的單晶Si襯底上外延一層Ge組分漸變的SiGe層，頂層的Ge組分為15％；在漸變SiGe層表面外延一層Si_0.85Ge_0.15層作為虛擬襯底；光刻Si_0.85Ge_0.15虛擬襯底右側(cè)區(qū)域，并贗晶生長一層應(yīng)變Si_0.69Ge_0.30C_0.01層；光刻應(yīng)變Si_0.69Ge_0.30C_0.01層，在應(yīng)變Si_0.69Ge_0.30C_0.01層的兩端嵌入Si_0.5Ge_0.5層，采用CMP技術(shù)對(duì)所形成的器件表面平面化；接著贗晶生長一層應(yīng)變Si層；在器件中部形成STI結(jié)構(gòu)；光刻并進(jìn)行離子注入分別形成P阱和N阱；淀積柵氧化層和NMOS多晶硅層并光刻，形成NMOS柵結(jié)構(gòu)；采用自對(duì)準(zhǔn)工藝及嵌入式SiC技術(shù)，在NMOS的兩端形成嵌入SiC層，同時(shí)進(jìn)行離子注入形成源/漏區(qū)；淀積PMOS多晶硅柵，并光刻多晶硅柵，利用自對(duì)準(zhǔn)工藝，進(jìn)行離子注入形成PMOS的源/漏區(qū)。