[發(fā)明專利]并行測(cè)試結(jié)構(gòu)

有效

• 申請(qǐng)?zhí)枺?/td>: 201810494223.6
• 申請(qǐng)日: 2018-05-22
• 公開（公告）號(hào): CN109427603B
• 公開（公告）日: 2023-05-09
• 發(fā)明（設(shè)計(jì)）人: 沈添;A·庫(kù)馬爾;宋云成;K·B·耶普;R·G·小菲利皮;曹琳珺;S·喬伊;C·J·克里斯琴森;P·R·朱斯蒂孫
• 申請(qǐng)（專利權(quán)）人: 格芯(美國(guó))集成電路科技有限公司
• 主分類號(hào): H01L21/66
• 分類號(hào): H01L21/66
• 代理公司: 北京戈程知識(shí)產(chǎn)權(quán)代理有限公司 11314
• 代理人: 程偉;王錦陽(yáng)

本發(fā)明涉及并行測(cè)試結(jié)構(gòu)，其中，示例裝置包括與包含被測(cè)裝置的集成電路連接并向其提供測(cè)試電壓的測(cè)試模塊。該測(cè)試模塊在該被測(cè)裝置上執(zhí)行時(shí)間相關(guān)介電擊穿(TDDB)測(cè)試。解碼器與該被測(cè)裝置及該測(cè)試模塊連接。該解碼器選擇性連接各被測(cè)裝置至該測(cè)試模塊。電子熔絲與該被測(cè)裝置中不同的一個(gè)連接。當(dāng)相應(yīng)被測(cè)裝置失效時(shí)，該電子熔絲將各該被測(cè)裝置與該測(cè)試電壓?jiǎn)为?dú)電性斷開。保護(hù)電路連接于該電子熔絲與接地電壓之間，當(dāng)該被測(cè)裝置失效時(shí)，各保護(hù)電路在該解碼器周圍提供分流。

技術(shù)領(lǐng)域

本揭露涉及集成電路的設(shè)計(jì)，尤其涉及用于并行測(cè)試大量裝置的結(jié)構(gòu)及方法。

背景技術(shù)

集成電路(integrated?circuit；IC)是包含許多小的互連組件例如二極管、晶體管、電阻器及電容器的半導(dǎo)體裝置。這些組件一起作用以使該集成電路能夠執(zhí)行任務(wù)，例如控制電子裝置，或執(zhí)行邏輯操作。集成電路存在于電腦、計(jì)算器、蜂窩電話，以及許多其它電子裝置中。

在小方塊(也被稱為“芯片”)上制造集成電路及其它半導(dǎo)體裝置，在制程期間，用多層組件例如晶體管、電阻器及電容器填充該些方塊。一般來說，目前實(shí)施多種制程技術(shù)，其中，對(duì)于許多類型的復(fù)雜電路，包括場(chǎng)效應(yīng)晶體管，目前，MOS以及金屬絕緣體半導(dǎo)體(metal?insulator?semiconductor；MIS)技術(shù)因其在操作速度及/或功耗及/或成本效益方面的優(yōu)越特性而躋身最有前景的方法之列。在利用例如MOS技術(shù)制造復(fù)雜集成電路期間，在包括結(jié)晶半導(dǎo)體層的襯底上形成數(shù)百萬(wàn)個(gè)晶體管，例如N溝道晶體管及/或P溝道晶體管。

在制造集成電路產(chǎn)品過程中，在半導(dǎo)體襯底上執(zhí)行各種制程。其中一個(gè)組件的制造錯(cuò)誤可使集成電路或半導(dǎo)體裝置無法正常工作。例如，考慮包含數(shù)個(gè)集成電路的存儲(chǔ)器裝置。如果其中一個(gè)集成電路內(nèi)的晶體管無法正常工作，則該存儲(chǔ)器裝置可能產(chǎn)生存儲(chǔ)器錯(cuò)誤。因此，當(dāng)形成集成電路時(shí)，執(zhí)行測(cè)試以確定該電路操作過程中的正確性。

制造商通常執(zhí)行各種測(cè)試以確定各種制程對(duì)電路的性能及可靠性的影響。在確定集成電路是否符合質(zhì)量標(biāo)準(zhǔn)方面可使用各種質(zhì)量或性能標(biāo)準(zhǔn)。尤其，傳統(tǒng)的時(shí)間相關(guān)介電擊穿(time?dependent?dielectric?breakdown；TDDB)測(cè)試同時(shí)自相同測(cè)試宏指令通常僅可并行測(cè)試最多24個(gè)裝置。此外，受源測(cè)量單元(source?measurement?unit；SMU)的數(shù)目限制，實(shí)際測(cè)試僅限于并行八個(gè)裝置。在先進(jìn)技術(shù)節(jié)點(diǎn)，不同芯片之間的變化成為最大的TDDB性能限制因素。因此，在各芯片內(nèi)需要收集更多的數(shù)據(jù)點(diǎn)，以將本征TDDB性能與全局變化分開。沒有符合成本效益的測(cè)試實(shí)施(結(jié)構(gòu)及測(cè)試系統(tǒng))可用于單個(gè)芯片級(jí)的大規(guī)模并行TDDB測(cè)試。

發(fā)明內(nèi)容

本文中揭露用于半導(dǎo)體結(jié)構(gòu)的測(cè)試結(jié)構(gòu)，尤其用于半導(dǎo)體結(jié)構(gòu)的金屬至金屬或金屬至硅襯底泄漏及擊穿測(cè)試結(jié)構(gòu)以及使用該測(cè)試結(jié)構(gòu)的方法。具體地說，本文中所揭露的測(cè)試結(jié)構(gòu)是時(shí)間相關(guān)介電擊穿(time-dependent?dielectric?breakdown；TDDB)測(cè)試結(jié)構(gòu)，其將解碼器、靜電放電(electro-static?discharge；ESD)二極管以及電子熔絲(efuse)組合為一個(gè)整體以執(zhí)行所需的TDDB可靠性測(cè)試。該ESD二極管及電子熔絲的使用隔離該測(cè)試結(jié)構(gòu)與內(nèi)部電路，因此可承載高電壓可靠性應(yīng)力而無需該解碼器經(jīng)受高電壓可靠性應(yīng)力。本文中的結(jié)構(gòu)及方法支持該測(cè)試方法用于海量TDDB數(shù)據(jù)生成(也就是，對(duì)于10位解碼器，每個(gè)芯片1024個(gè)裝置)，伴隨更準(zhǔn)確的過程可靠性外推。

一種示例裝置包括與包含被測(cè)裝置的集成電路連接并向其提供測(cè)試電壓的測(cè)試模塊。該測(cè)試模塊在該被測(cè)裝置上執(zhí)行時(shí)間相關(guān)介電擊穿(TDDB)測(cè)試。解碼器與該被測(cè)裝置及該測(cè)試模塊連接。該解碼器選擇性連接各被測(cè)裝置至該測(cè)試模塊。電子熔絲與該被測(cè)裝置中不同的一個(gè)連接，當(dāng)相應(yīng)被測(cè)裝置失效時(shí)，該電子熔絲將各該被測(cè)裝置與該測(cè)試電壓?jiǎn)为?dú)電性斷開。保護(hù)電路連接于該電子熔絲與接地電壓之間。當(dāng)該被測(cè)裝置失效時(shí)，各保護(hù)電路在該解碼器周圍提供分流。