[發明專利]位線預降壓器

有效

• 申請號: 201810486022.1
• 申請日: 2018-05-21
• 公開（公告）號: CN108665931B
• 公開（公告）日: 2021-04-13
• 發明（設計）人: 廖偉男;胡展源;黃志森
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: G11C16/24
• 分類號: G11C16/24
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明涉及一種位線預降壓器，涉及半導體集成電路，包括：一位線放電電路，所述位線放電電路連接一靜態隨機存取存儲器的位線BL和位線BLB，以對所述位線BL和所述位線BLB進行放電；以及一控制電路，所述控制電路連接所述位線放電電路，接收一狀態信號，輸出一控制信號至所述位線放電電路，所述控制信號包括第一電平和第二電平，其中所述第一電平的控制信號控制所述位線放電電路工作以對所述位線BL和所述位線BLB放電，所述第二電平的控制信號控制所述位線放電電路停止對所述位線BL和所述位線BLB放電，以提高靜態隨機存取存儲器的穩定性。

技術領域

本發明涉及一種半導體集成電路，尤其涉及一種靜態隨機存取存儲器的位線預降壓器。

背景技術

在半導體集成電路中，靜態隨機存取存儲器(Static Random-Access Memory，SRAM)被廣泛使用在集成電路的芯片(system on a chip,SoC)和處理器的高速緩存上。請參閱圖1，圖1為靜態隨機存取存儲器的典型電路結構示意圖。如圖1所示，靜態隨機存取存儲器100由M1、M2組成的反相器、M3、M4組成的反相器以及晶體管M5、M6組成，M1、M2、M3和M4構成鎖存器，通過控制字線WL及位線BL和位線BLB完成對靜態隨機存取存儲器的“讀取”和“寫入”的工作。通常，字線WL＝1時，通過位線BL和位線BLB向靜態隨機存取存儲器“寫入”數據；字線WL＝1時，通過位線BL和位線BLB從靜態隨機存取存儲器中“讀取”出數據。

然而，靜態隨機存取存儲器(Static Random-Access Memory，SRAM)在讀取和寫入的過程中會產生擾動，不同靜態隨機存取存儲器單元之間也會互相干擾，而導致靜態隨機存取存儲器不穩定，并進而影響集成電路的良率。

發明內容

本發明的目的在于提供一種位線預降壓器，以減緩靜態隨機存取存儲器“讀取”時產生的擾動，提高靜態隨機存取存儲器的穩定性，并進而提高集成電路的良率。

本發明提供的位線預降壓器，包括：一位線放電電路，所述位線放電電路連接一靜態隨機存取存儲器的位線BL和位線BLB，以對所述位線BL和所述位線BLB進行放電；以及一控制電路，所述控制電路連接所述位線放電電路，接收一狀態信號，輸出一控制信號至所述位線放電電路，所述控制信號包括第一電平和第二電平，其中所述第一電平的控制信號控制所述位線放電電路工作以對所述位線BL和所述位線BLB放電，所述第二電平的控制信號控制所述位線放電電路停止對所述位線BL和所述位線BLB放電。

更進一步的，所述位線放電電路包括一第一開關管和一第二開關管，所述第一開關管的第一端連接所述位線BL，所述第一開關管的第二端接地，所述第一開關管的控制端接收所述控制信號；所述第二開關管的第一端連接所述位線BLB，所述第二開關管的第二端接地，所述第二開關管的控制端接收所述控制信號。

更進一步的，所述第一開關管和所述第二開關管為PMOS管，所述第一電平的控制信號為低電平，所述第二電平的控制信號為高電平。

更進一步的，所述位線放電電路還包括一第一電阻和一第二電阻，所述第一電阻與所述第一開關管串聯，所述第二電阻與所述第二開關管串聯。

更進一步的，所述位線放電電路還包括一第四開關管和一第五開關管，所述第四開關管與所述第一開關管串聯，所述第五開關管與所述第二開關管串聯。

更進一步的，所述第四開關管和所述第五開關管為NMOS管

更進一步的，所述控制電路包括一放電時間控制電路和一控制信號產生電路，所述放電時間控制電路輸出一指示信號，用于控制對所述位線BL和所述位線BLB的放電時間，所述控制信號產生電路接收所述指示信號和所述狀態信號，并根據所述指示信號和所述狀態信號輸出所述控制信號。