[發明專利]SRAM存儲單元

在審

• 申請號: 201810471437.1
• 申請日: 2018-05-17
• 公開（公告）號: CN108831515A
• 公開（公告）日: 2018-11-16
• 發明（設計）人: 蔣建偉
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: G11C11/417
• 分類號: G11C11/417
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 戴廣志

1.一種SRAM存儲單元，其特征在于：由兩組P型交叉耦合鎖存器結構和兩組N型交叉耦合鎖存器結構以及兩個N型傳輸管組成；

第一PMOS晶體管的源極和第二PMOS晶體管的源極與電源電壓端VDD相連接，第一PMOS晶體管的柵極與第二PMOS晶體管的漏極相連接，其連接的節點記為Q,第二PMOS晶體管的柵極與第一PMOS晶體管的漏極相連接，其連接的節點記為A，形成第一組P型交叉耦合鎖存器結構；

第三PMOS晶體管的源極和第四PMOS晶體管的源極與電源電壓端VDD相連接，第三PMOS晶體管的柵極與第四PMOS晶體管的漏極相連接，其連接的節點記為B,第四PMOS晶體管的柵極與第三PMOS晶體管的漏極相連接，其連接的節點記為QN，形成第二組P型交叉耦合鎖存器結構；

第二NMOS晶體管的漏極和第三NMOS晶體管的柵極與節點Q相連接，第三NMOS晶體管的漏極和第二NMOS晶體管的柵極與節點QN相連接，第二NMOS晶體管的源極和第三NMOS晶體管的源極接地，形成第一組N型交叉耦合鎖存器結構；

第一NMOS晶體管的漏極和第四NMOS晶體管的柵極與節點A相連接，第四NMOS晶體管的漏極和第一NMOS晶體管的柵極與節點B相連接，第一NMOS晶體管的源極和第四NMOS晶體管的源極接地，形成第二組N型交叉耦合鎖存器結構；

第五NMOS晶體管的漏極與位線BL相連接，其柵極與字線WL相連接，其源極與節點Q相連接；第六NMOS晶體管的漏極與位線BLB相連接，其柵極與字線WL相連接，其源極與節點QN相連接；第五NMOS晶體管和第六NMOS晶體管為傳輸管。

2.如權利要求1所述的存儲單元，其特征在于，寫0的過程如下：設初始狀態A、Q、QN、B四個節點的電位分別為：0、1、0、1，位線BL下拉到0，位線BLB上拉到1，然后字線WL開啟，Q點電位被拉到0，QN點被上拉到“電源電壓減去一個NMOS晶體管閾值電壓”的電位；

由于節點Q為0電位，第一PMOS晶體管開啟，第三NMOS晶體管關斷，第一組N型交叉耦合鎖存器結構將節點Q與QN間的壓差放大，當節點QN的電位高于第二NMOS晶體管的閾值電壓時，第二NMOS晶體管開始導通，第四PMOS晶體管關斷；由于第一PMOS晶體管和第一NMOS晶體管同時導通，當第一PMOS晶體管強于第一NMOS晶體管時，A點電位被拉至高電位1，繼而導通第四NMOS晶體管，將B點拉到0；這樣，A、Q、QN、B四個節點的電位分別被改為：1、0、1、0，邏輯0被寫入SRAM存儲單元內。

3.如權利要求2所述的存儲單元，其特征在于，寫1的過程如下：設初始狀態A、Q、QN、B四個節點的電位分別為：1、0、1、0，位線BLB下拉到0，位線BL上拉到1，然后字線WL開啟，QN點電位被拉到0，Q點被上拉到“電源電壓減去一個NMOS晶體管閾值電壓”的電位；

由于QN為0電位，第四PMOS晶體管導通，第二NMOS晶體管關閉，第三PMOS晶體管與第四PMOS晶體管會將QN和B間的壓差放大，B點的電位會抬升，當B點電位上升到第一NMOS晶體管閾值電壓以上時，第一NMOS晶體管導通，A點電位被拉低，經過進一步放大，最后A點被拉到0電位；這樣，A、Q、QN、B四個節點的電位分別被改為：0、1、0、1，邏輯1被寫入SRAM存儲單元內。

4.如權利要求1所述的存儲單元，其特征在于，讀1的過程如下：位線BL和BLB都預先被拉到1，之后字線WL開啟，由于節點Q存的是1，所以位線BL電位不變，節點QN的低電位會導致位線BLB被下拉，當位線BL和BLB電位差達到0.1VDD時，會被靈敏放大器讀出放大，繼而將數據1讀出。

5.如權利要求1所述的存儲單元，其特征在于，讀0的過程如下：位線BL和BLB都預先被拉到1，之后字線WL開啟，由于節點QN存的是1，所以位線BLB電位不變，節點Q的低電位會導致位線BL被下拉，當位線BL和BLB電位差達到0.1VDD時，會被靈敏放大器讀出放大，繼而將數據0讀出。