[發明專利]SRAM存儲單元

在審

• 申請號: 201810471437.1
• 申請日: 2018-05-17
• 公開（公告）號: CN108831515A
• 公開（公告）日: 2018-11-16
• 發明（設計）人: 蔣建偉
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: G11C11/417
• 分類號: G11C11/417
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 戴廣志

本發明公開了一種SRAM存儲單元，由兩組P型交叉耦合鎖存器結構和兩組N型交叉耦合鎖存器結構以及兩個N型傳輸管組成。本發明能夠抵抗軟錯誤，且快速進行讀寫。

技術領域

本發明涉及半導體集成電路領域，特別是涉及一種SRAM(靜態隨機存取存儲器)存儲單元。

背景技術

集成電路技術節點的先進給芯片的可靠性帶來了很多挑戰，其中一個挑戰就是單粒子效應導致的單粒子翻轉(SEU)帶來的軟錯誤。

軟錯誤可能會發生在不同的電子設備中，例如汽車電子、醫療設備等。

近些年，由于工藝節點不斷先進，器件靠的越來越近，器件尺寸也越來越小，這使得電荷收集和電荷分享導致的單粒子多位翻轉成為軟錯誤的一個重要來源。

發明內容

本發明要解決的技術問題是提供一種SRAM存儲單元，能夠抵抗軟錯誤，且快速進行讀寫。

為解決上述技術問題，本發明的SRAM存儲單元由兩組P型交叉耦合鎖存器結構和兩組N型交叉耦合鎖存器結構以及兩個N型傳輸管組成；

第一PMOS晶體管的源極和第二PMOS晶體管的源極與電源電壓端VDD相連接，第一PMOS晶體管的柵極與第二PMOS晶體管的漏極相連接，其連接的節點記為Q,第二PMOS晶體管的柵極與第一PMOS晶體管的漏極相連接，其連接的節點記為A，形成第一組P型交叉耦合鎖存器結構；

第三PMOS晶體管的源極和第四PMOS晶體管的源極與電源電壓端VDD相連接，第三PMOS晶體管的柵極與第四PMOS晶體管的漏極相連接，其連接的節點記為B,第四PMOS晶體管的柵極與第三PMOS晶體管的漏極相連接，其連接的節點記為QN，形成第二組P型交叉耦合鎖存器結構；

第二NMOS晶體管的漏極和第三NMOS晶體管的柵極與節點Q相連接，第三NMOS晶體管的漏極和第二NMOS晶體管的柵極與節點QN相連接，第二NMOS晶體管的源極和第三NMOS晶體管的源極接地，形成第一組N型交叉耦合鎖存器結構；

第一NMOS晶體管的漏極和第四NMOS晶體管的柵極與節點A相連接，第四NMOS晶體管的漏極和第一NMOS晶體管的柵極與節點B相連接，第一NMOS晶體管的源極和第四NMOS晶體管的源極接地，形成第二組N型交叉耦合鎖存器結構；

第五NMOS晶體管的漏極與位線BL相連接，其柵極與字線WL相連接，其源極與節點Q相連接；

第六NMOS晶體管的漏極與位線BLB相連接，其柵極與字線WL相連接，其源極與節點QN相連接；

第五NMOS晶體管和第六NMOS晶體管為傳輸管。

由圖2所示的波形圖可知，本發明的SRAM存儲單元電路的寫0、讀0、寫1、讀1功能均為正常，當有軟錯誤發生在存儲單元的各個節點時，單元不會發生翻轉，且各節點仍然保持各自的正常存儲值。因此，本發明能夠有效抵抗軟錯誤，并且具有快速進行讀寫的功能。

附圖說明

下面結合附圖與具體實施方式對本發明作進一步詳細的說明：

圖1是SRAM存儲單元一實施例原理圖；

圖2是圖1所示SRAM存儲單元基本功能以及抗軟錯誤波形圖。

具體實施方式

結合圖1所示，所述SRAM存儲單元在下面的實施例中，由兩組P型交叉耦合鎖存器結構和兩組N型交叉耦合鎖存器結構以及兩個N型傳輸管組成，構成了一種新型十管四交叉耦合抗軟錯誤SRAM存儲單元，且具有快速讀寫的功能。