[發(fā)明專利]半導(dǎo)體元件及其制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201810467925.5
• 申請(qǐng)日: 2018-05-16
• 公開（公告）號(hào): CN109309090B
• 公開（公告）日: 2020-12-25
• 發(fā)明（設(shè)計(jì)）人: 陳智偉;林恒光
• 申請(qǐng)（專利權(quán)）人: 新唐科技股份有限公司
• 主分類號(hào): H01L27/092
• 分類號(hào): H01L27/092;H01L21/8252
• 代理公司: 北京三友知識(shí)產(chǎn)權(quán)代理有限公司 11127
• 代理人: 賈磊;王濤

本發(fā)明提供一種半導(dǎo)體元件及其制造方法。所述半導(dǎo)體元件包括第一堆疊結(jié)構(gòu)、第二堆疊結(jié)構(gòu)、隔離層以及柵極。所述第一堆疊結(jié)構(gòu)配置于基底上，其包括第一GaN通道層，配置于所述基底上，且具有氮結(jié)晶相；以及第一阻擋層，配置于所述第一GaN通道層上。所述第二堆疊結(jié)構(gòu)配置于所述基底上，其包括第二GaN通道層，配置于所述基底上，且具有鎵結(jié)晶相；以及第二阻擋層，配置于所述第二GaN通道層上。所述隔離層配置于所述第一堆疊結(jié)構(gòu)與所述第二堆疊結(jié)構(gòu)之間。所述柵極配置于所述第一堆疊結(jié)構(gòu)、所述隔離層與所述第二堆疊結(jié)構(gòu)上。本發(fā)明能夠使得工藝步驟較為簡(jiǎn)單，且可降低制成困難度以及降低生產(chǎn)成本。

技術(shù)領(lǐng)域

本發(fā)明是有關(guān)于一種半導(dǎo)體元件，且特別是有關(guān)于一種具有N型通道與P型通道的半導(dǎo)體元件及其制造方法。

背景技術(shù)

對(duì)于GaN類的半導(dǎo)體元件來說，由于其具有高電子遷移率、耐高壓、低通道電阻以及切換快速的優(yōu)點(diǎn)，因此已逐漸被廣泛應(yīng)用。在具有N型通道與P型通道的GaN類的半導(dǎo)體元件(例如互補(bǔ)式金屬氧化物半導(dǎo)體晶體管(CMOS))中，通常是通過離子植入的方式將N型摻質(zhì)與P型摻質(zhì)分別植入不同的通道層中，以形成N型通道與P型通道。

然而，在進(jìn)行離子植入工藝時(shí)，需要精準(zhǔn)地將摻質(zhì)植入預(yù)定區(qū)域，因此工藝?yán)щy度較高，且工藝步驟較為繁雜。此外，在植入N型摻質(zhì)與P型摻質(zhì)之后，N型摻質(zhì)與P型摻質(zhì)往往會(huì)在后續(xù)的高溫工藝中產(chǎn)生擴(kuò)散現(xiàn)象，導(dǎo)致元件效能受到影響。

發(fā)明內(nèi)容

本發(fā)明提供一種半導(dǎo)體元件，其具有N型通道與P型通道。

本發(fā)明提供一種半導(dǎo)體元件的制造方法，其用以制造具有N型通道與P型通道的半導(dǎo)體元件。

本發(fā)明的半導(dǎo)體元件包括第一堆疊結(jié)構(gòu)、第二堆疊結(jié)構(gòu)、隔離層以及柵極。所述第一堆疊結(jié)構(gòu)配置于基底上，其包括第一GaN通道層，配置于所述基底上，且具有氮結(jié)晶相；以及第一阻擋層，配置于所述第一GaN通道層上。所述第二堆疊結(jié)構(gòu)配置于所述基底上，其包括第二GaN通道層，配置于所述基底上，且具有鎵結(jié)晶相；以及第二阻擋層，配置于所述第二GaN通道層上。所述隔離層配置于所述第一堆疊結(jié)構(gòu)與所述第二堆疊結(jié)構(gòu)之間，且所述隔離層將所述第一堆疊結(jié)構(gòu)及所述第二堆疊結(jié)構(gòu)完全隔開。所述柵極配置于所述第一堆疊結(jié)構(gòu)、所述隔離層與所述第二堆疊結(jié)構(gòu)上。

在本發(fā)明的半導(dǎo)體元件的一實(shí)施例中，上述第一GaN通道層的厚度與所述第二GaN通道層的厚度例如實(shí)質(zhì)上相同，且所述第一阻擋層的厚度與所述第二阻擋層的厚度例如實(shí)質(zhì)上相同。

在本發(fā)明的半導(dǎo)體元件的一實(shí)施例中，更包括第一保護(hù)層與第二保護(hù)層，其中所述第一保護(hù)層配置于所述第一阻擋層上，且所述第二保護(hù)層配置于所述第二阻擋層上。

在本發(fā)明的半導(dǎo)體元件的一實(shí)施例中，上述第一GaN通道層的厚度與所述第二GaN通道層的厚度例如實(shí)質(zhì)上相同，所述第一阻擋層的厚度與所述第二阻擋層的厚度例如實(shí)質(zhì)上相同，且所述第一保護(hù)層的厚度與所述第二保護(hù)層的厚度例如實(shí)質(zhì)上相同。

在本發(fā)明的半導(dǎo)體元件的一實(shí)施例中，更包括第一緩沖層與第二緩沖層，其中所述第一緩沖層配置于所述第一GaN通道層與所述基底之間，且所述第二緩沖層配置于所述第二GaN通道層與所述基底之間。

在本發(fā)明的半導(dǎo)體元件的一實(shí)施例中，上述第一GaN通道層的厚度與所述第二GaN通道層的厚度例如實(shí)質(zhì)上相同，所述第一阻擋層的厚度與所述第二阻擋層的厚度例如實(shí)質(zhì)上相同，且所述第一緩沖層的厚度與所述第二緩沖層的厚度例如實(shí)質(zhì)上相同。