[發明專利]半導體封裝以及制造該半導體封裝的方法

在審

• 申請號: 201810466695.0
• 申請日: 2018-05-16
• 公開（公告）號: CN108933123A
• 公開（公告）日: 2018-12-04
• 發明（設計）人: 李相殷
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L27/02;H01L21/98
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 王新華

提供了半導體封裝以及制造該半導體封裝的方法。該半導體封裝包括：第一半導體芯片，包括第一區域、第二區域以及在第一區域與第二區域之間的邊界區域；以及第二半導體芯片，設置在第一半導體芯片上，其中第二半導體芯片與邊界區域的一部分和第一區域重疊，并且不與第二區域重疊，其中第一電路元件設置在第一區域中并且第二電路元件設置在邊界區域中，其中第二電路元件應力耐受度大于第一電路元件應力耐受度。

技術領域

根據示例實施方式的方法和裝置涉及一種半導體封裝以及制造該半導體封裝的方法。具體地，示范性實施方式涉及其中層疊多個半導體芯片的半導體封裝以及制造該半導體封裝的方法。

背景技術

近年來，根據半導體產業的發展和用戶的需求，電子設備已經在尺寸和重量上進一步減小，并且作為電子設備的必要部件的半導體元件也已經在尺寸和重量上減小。結果，已經發展了將多個半導體元件結合到單個產品中的技術。為了將半導體元件結合成單個產品，制造了包括多個半導體芯片的多芯片封裝(MCP)。

由于半導體芯片的層疊結構，多芯片封裝的厚度增加。為了補償多芯片封裝的厚度，減小了半導體芯片的厚度。但是，薄的半導體芯片會導致各種問題。例如，由于薄的半導體芯片容易受到從外部施加的應力的影響，所以半導體芯片中的電路元件的特性會容易變化。

發明內容

示范性實施方式提供一種半導體封裝，其中半導體芯片中的電路元件的特性的變化被最小化以提高性能。

示范性實施方式還提供一種用于制造半導體封裝的方法，其中半導體芯片中的電路元件的特性的變化被最小化以提高性能。

示例實施方式可以解決至少以上問題和/或缺點以及沒有在以上描述的其它缺點。此外，示例實施方式不被要求克服上述缺點，并且可以不克服上述任何問題。

根據示例實施方式的一個方面，提供一種半導體封裝，該半導體封裝包括：第一半導體芯片，包括第一區域、第二區域以及在第一區域和第二區域之間的邊界區域；以及第二半導體芯片，設置在第一半導體芯片上，其中第二半導體芯片與邊界區域的一部分和第一區域重疊，并且不與第二區域重疊，其中第一電路元件設置在第一區域中，第二電路元件設置在邊界區域中，并且其中第二電路元件應力耐受度大于第一電路元件應力耐受度。

根據另一示例實施方式的一個方面，提供一種半導體封裝，該半導體封裝包括：第一半導體芯片，包括第一區域、第二區域以及在第一區域和第二區域之間的邊界區域；以及第二半導體芯片，設置在第一半導體芯片上，其中第二半導體芯片與邊界區域的一部分和第一區域重疊，并且不與第二區域重疊，其中第二半導體芯片的在邊界區域上的一個側表面沿著第一方向延伸，其中第一晶體管設置在邊界區域中，并且其中第一晶體管的源極和漏極沿著與第一方向交叉的第二方向對齊。

根據另一示例實施方式的一方面，提供一種用于制造半導體封裝的方法，該方法包括：提供第一半導體芯片，該第一半導體芯片包括第一區域、第二區域以及位于第一區域和第二區域之間的邊界區域；在第一區域中形成第一電路元件；在邊界區域中形成第二電路元件，第二電路元件應力耐受度大于第一電路元件應力耐受度；以及在第一半導體芯片上堆疊第二半導體芯片，第二半導體芯片與邊界區域的一部分和第一區域重疊，并且不與第二區域重疊。

附圖說明

通過參照附圖詳細描述其示例實施方式，以上和其它的方面和特征將變得更加明顯，附圖中：

圖1是根據一個或更多個示例實施方式的半導體封裝的透視圖。

圖2是沿著圖1的線A-A'截取的截面圖。

圖3是圖2的區域R的放大圖。

圖4是示出施加到圖1的半導體芯片的應力的曲線圖。

圖5是用于示意性說明布置在圖1的第一半導體芯片上的電路元件的位置的視圖。