[發明專利]具有片內終結電路的非易失性存儲器和包括其的存儲器件

有效

• 申請號: 201810466576.5
• 申請日: 2018-05-16
• 公開（公告）號: CN108877853B
• 公開（公告）日: 2022-11-22
• 發明（設計）人: 金恩智;樸廷埈;任政燉;鄭秉勛;崔榮暾
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G11C7/10
• 分類號: G11C7/10
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 邵亞麗

非易失性存儲器(NVM)器件包括數據引腳、控制引腳、片內終結(ODT)引腳以及共同連接到所述數據引腳和所述控制引腳的多個NVM存儲器芯片。所述NVM芯片中的第一NVM芯片包括ODT電路。所述第一NVM芯片基于通過所述控制引腳接收的控制信號和通過所述ODT引腳接收的ODT信號來確定ODT寫入模式和ODT讀取模式中的一個，在所述ODT寫入模式期間使用ODT電路在數據引腳上執行ODT，并在所述ODT讀取模式期間使用ODT電路在控制引腳上執行ODT。

相關申請的交叉引用

本申請要求于2017年5月16日在美國知識產權局提交的美國專利申請第62/506,641號以及于2017年9月20日在韓國知識產權局提交的韓國專利申請第10-2017-0121313號的權益，其公開內容通過引用整體并入本文。

技術領域

本發明構思涉及一種存儲器器件，并且更具體地涉及包括片內終結(在下文中稱為“ODT”)電路的非易失性存儲器，包括該非易失性存儲器的存儲器件以及操作該存儲器件的方法。

背景技術

存儲器件可以包括非易失性存儲器和被配置為控制非易失性存儲器的控制器。非易失性存儲器和控制器之間的通信可以在比包括諸如動態隨機存取存儲器(DRAM)或靜態隨機存取存儲器(SRAM)之類的高速存儲器的存儲器系統中執行的通信相對更低的操作頻率下執行。因此，非易失性存儲器和控制器之間的信號質量(例如，信號完整性)不是存儲器件整體性能的關鍵因素。然而，近來，存儲器件的高速操作成為必需，為了提高包括存儲器器件的計算系統或移動通信系統的整體性能，信號完整性已經成為存儲器件的更重要的因素。

發明內容

根據本發明構思的示例性實施例，提供了一種非易失性存儲器(NVM)器件。NVM器件包括數據引腳、控制引腳、片內終結(on-die termination,ODT)引腳以及共同連接到數據引腳和控制引腳的多個NVM存儲器芯片。NVM芯片中的第一NVM芯片包括ODT電路。第一NVM芯片基于通過控制引腳接收的控制信號和通過ODT引腳接收的ODT信號來確定ODT寫入模式和ODT讀取模式中的一個，在ODT寫入模式期間使用ODT電路對數據引腳執行ODT，并在ODT讀取模式期間使用ODT電路對控制引腳執行ODT。

根據本發明構思的示例性實施例，提供了一種非易失性存儲器(NVM)器件。該NVM器件包括數據引腳、控制引腳、第一片內終結(ODT)引腳、第二ODT引腳以及共同連接到數據引腳和控制引腳的多個NVM存儲器芯片。NVM芯片中的第一NVM芯片包括ODT電路。第一NVM芯片基于通過第一ODT引腳接收的第一ODT信號和通過第二ODT引腳接收的第二ODT信號來確定ODT寫入模式和ODT讀取模式中的一個，在ODT寫入模式期間使用ODT電路對數據引腳執行ODT，并在ODT讀取模式期間使用ODT電路對控制引腳執行ODT。

根據本發明構思的示例性實施例，提供了一種非易失性存儲器(NVM)裝置。NVM器件包括數據引腳、第一控制引腳、第二控制引腳以及共同連接到數據引腳和第一控制引腳的多個NVM存儲器芯片。第一NVM芯片基于通過第一控制引腳接收的第一控制信號和通過第二控制引腳接收的第二控制信號來確定ODT寫入模式和ODT讀取模式中的一個，在ODT寫入模式期間使用ODT電路來對數據引腳執行ODT，當第一控制信號為讀取使能信號時，使用ODT電路在ODT讀取模式期間對第一控制引腳執行ODT，并且當第一和第二控制信號指示是否將對數據引腳還是讀取使能引腳執行ODT時，在ODT讀取模式期間使用ODT電路來對NVM器件的讀取使能引腳執行ODT。

附圖說明

根據以下結合附圖的詳細描述，將更清楚地理解本發明構思的示例性實施例，其中：

圖1是示意性示出根據本發明構思的示例性實施例的存儲器件的框圖；

圖2是圖1的片內終結(ODT)電路的示例的電路圖；