[發明專利]一種高密度封裝集成電路鍵合絲觸碰風險評估方法

有效

• 申請號: 201810463170.1
• 申請日: 2018-05-15
• 公開（公告）號: CN108509754B
• 公開（公告）日: 2021-08-31
• 發明（設計）人: 萬博;冷紅艷;付桂翠;姜貿公;馬程
• 申請（專利權）人: 北京航空航天大學
• 主分類號: G06F30/23
• 分類號: G06F30/23;G06F30/398;G06F111/08;G06F119/14
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本發明涉及一種高密度封裝集成電路鍵合絲觸碰風險評估方法，包括以下步驟：步驟一：高密度封裝鍵合絲參數提取；步驟二：機械沖擊下高密度封裝鍵合絲仿真分析；步驟三：鍵合絲振動分析；步驟四：初始振幅預測模型；步驟五：振動頻率預測模型；步驟六：阻尼系數計算；步驟七：鍵合絲臨界間距計算方法；步驟八：基于蒙特卡洛的鍵合絲觸碰臨界間距分布分析；步驟九：基于Logit模型的鍵合絲觸碰風險評估。本方法基于仿真數據和多元回歸算法建立的初始振幅與振動頻率的預測模型和試驗數據計算的阻尼系數，通過振動波形疊加的方法得到相鄰鍵合絲發生瞬時觸碰的臨界間距，并基于蒙特卡洛方法和Logit模型，通過鍵合絲的實際間距和臨界間距的比較，建立相鄰鍵合絲在機械沖擊條件下瞬時觸碰風險評估方法。此方法屬于高密度封裝集成電路鍵合絲可靠性評價技術領域。

(一)技術領域：

本發明提供了一種高密度封裝集成電路鍵合絲觸碰風險評估方法，該方法基于仿真數據和多元回歸算法建立的初始振幅與振動頻率的預測模型和試驗數據計算的阻尼系數，通過振動波形疊加的方法得到相鄰鍵合絲發生瞬時觸碰的臨界間距，并基于蒙特卡洛方法和Logit模型，通過鍵合絲的實際間距和臨界間距的比較，建立相鄰鍵合絲在機械沖擊條件下瞬時觸碰風險評估方法。此方法屬于高密度封裝集成電路鍵合絲可靠性評價技術領域。

(二)背景技術：

高密度封裝主要源于對設備小型化、高性能和低成本的需求，對于高密度封裝集成電路，引線鍵合仍然是其電氣互連的主要方式。高密度封裝常采用的超細間距引線鍵合工藝，相鄰鍵合絲的間距不斷減小。同時，為了提高封裝密度，器件內部常存在一些長跨距、細直徑的鍵合絲，其穩定性相對較差。相對于常規集成電路，高密度封裝集成電路在機械沖擊環境條件下會產生相鄰鍵合絲瞬時觸碰的失效模式，導致器件邏輯混亂甚至短路燒毀。目前，國內針對高密度封裝集成電路相鄰鍵合絲瞬時觸碰的研究較少，傳統的篩選試驗也無法實現相鄰鍵合絲瞬時觸碰的檢測。

本專利申請以仿真建模和沖擊試驗為基礎，提出了一種綜合考慮鍵合絲結構和阻尼振動等因素，通過蒙特卡洛和Logit模型對高密度封裝集成電路鍵合絲觸碰風險進行評估的方法，該方法對高密度封裝條件下鍵合絲結構參數和間距的設計具有指導意義，對其它機械應力條件下鍵合絲的瞬時觸碰失效，也有一定的參考價值。

(三)發明內容：

1、目的：本發明的目的是提供一種高密度封裝集成電路鍵合絲觸碰風險評估方法，該方法綜合考慮鍵合絲結構和阻尼振動等因素，通過蒙特卡洛和Logit模型對鍵合絲觸碰風險進行評估，對高密度封裝條件下鍵合絲結構參數和間距的設計具有指導意義。

2、技術方案：本發明一種高密度封裝集成電路鍵合絲觸碰風險評估方法，它包括如下步驟：

步驟一：高密度封裝鍵合絲參數提取

在對高密度封裝鍵合絲進行仿真分析和試驗之前，首先需要對所研究對象有所了解，包括鍵合絲結構參數、沖擊條件等其他。同時，數據采集的準確與完整與否，與后續仿真評估緊密關聯。因此，高密度封裝鍵合絲的數據采集作為仿真分析和試驗的關鍵步驟，將為后續風險評估奠定基礎。其內容主要包括鍵合絲結構參數和沖擊試驗條件。結構參數主要包括跨距、弧高、直徑等，可以通過參閱文獻、設計經驗值等信息獲取；沖擊試驗條件可以根據標準文件獲得。

步驟二：機械沖擊下高密度封裝鍵合絲仿真分析

數據獲取后，建立機械沖擊條件下鍵合絲的有限元仿真分析方法，并通過有限元分析得到機械沖擊應力條件下，不同結構參數鍵合絲的運動狀態。具體通過控制變量的方法，通過改變跨距、弧高、直徑等，得到不同結構參數條件下，鍵合絲初始振幅、振動頻率的變化趨勢，提取鍵合絲的初始振幅、振動頻率作為鍵合絲運動狀態的量化表征，分析鍵合絲結構參數對鍵合絲初始振幅、振動頻率的影響規律。

步驟三：鍵合絲振動分析