[發明專利]一種FPGA芯片自激勵變頻動態老煉電路

有效

• 申請號: 201810462117.X
• 申請日: 2018-05-15
• 公開（公告）號: CN108627760B
• 公開（公告）日: 2020-07-14
• 發明（設計）人: 王賀;張大宇;汪悅;張紅旗;張松;李璇;汪洋;楊彥朝;楊發明;莊仲
• 申請（專利權）人: 中國空間技術研究院
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 龐靜

本發明公開了一種FPGA芯片自激勵變頻動態老煉電路，包括第一時鐘自激勵產生電路、第二時鐘自激勵產生電路、結溫檢測電路、時鐘頻率控制電路、老煉功能測試電路，第一時鐘自激勵產生電路，用于產生頻率為f_H的時鐘信號Clk_H；第二時鐘自激勵產生電路，用于產生頻率為f_L的時鐘信號Clk_L；結溫檢測電路，用于監測FPGA的結溫狀態，輸出超溫報警信號OT至時鐘變頻控制電路；時鐘變頻控制電路，根據超溫報警信號OT選擇頻率時鐘信號Clk_H或者CLK_L輸出至老煉功能測試電路；老煉功能測試電路，用于驗證FPGA內部邏輯資源在老煉測試環境下的功能。本發明FPGA可根據實際結溫狀態自動調節動態老煉時內部邏輯的工作頻率，從而保護芯片不會超結溫工作。

技術領域

本發明涉及集成電路芯片的老煉領域，更具體地，涉及Virtex-7型FPGA芯片一種自激勵的變頻動態老煉電路設計。

背景技術

FPGA(Field Programmable Gate Array，現場可編程門陣列)是一種可以通過軟件來定義硬件功能的集成電路。動態老煉是集成電路可靠性篩選中的重要試驗項目，用于剔除存在制造缺陷的早期失效產品。

現有的FPGA動態老煉主要采用“由老煉設備提供老煉激勵信號，通過FPGA內部邏輯構建BIST(Built-in self-test內建自測試)老煉電路”的方法，基本結構如圖1所示。

為保證FPGA動態老煉的篩選效果，一般要求在老煉過程中使其內部盡量多的資源以盡可能快的時鐘頻率動態工作起來，其中決定FPGA動態老煉頻率的是其外部時鐘輸入信號(圖1中Clock)，現有技術中Clock的產生方式主要有以下3種途徑：

1)通過通用集成電路老煉設備的數字通道模擬方波時鐘

該方法是目前進行集成電路動態老煉的主要方法，其問題在于，通用集成電路老煉設備一般輸出工作頻率有限(10MHz)，而使Virtex FPGA時鐘管理模塊工作的最低輸入時鐘為29MHz。因此，通用集成電路老煉設備無法直接驅動FPGA的時鐘管理模塊正常工作，造成動態老煉試驗時FPGA內部邏輯的工作頻率只能等于或低于外部輸入時鐘的頻率。

2)通過在老煉板上安裝時鐘源芯片(如晶振)產生

該方法需要在老煉板上靠近FPGA處安裝耐高溫的時鐘源，成本較高。且時鐘源長期工作在高溫環境下，使用壽命與可靠性存在風險，一般需要定期更換，造成成本進一步提升。

3)通過長距離耐高溫高頻線纜將外部時鐘源送入FPGA

該方法通過外部硬件產生高頻時鐘信號，通過線纜送入高溫箱內的FPGA，缺點在于當線纜較長時信號的衰減會比較嚴重、完整性降低，會造成FPGA識別錯誤，特別是對于Virtex-7系列的FPGA，其大部分產品都只支持1.8V電平，使長距離高頻時鐘信號的傳輸更為困難。

發明內容

本發明的技術解決問題是：克服現有技術不足，提供一種FPGA自激勵變頻動態老煉電路，可用于FPGA的動態老煉試驗。

本發明的技術解決方案是：一種Virtex-7FPGA芯片自激勵變頻動態老煉電路，該電路包括第一時鐘自激勵產生電路、第二時鐘自激勵產生電路、結溫檢測電路、時鐘頻率控制電路、老煉功能測試電路，其中：

第一時鐘自激勵產生電路，用于產生頻率為f_H的時鐘信號Clk_H，使得整個FPGA內部邏輯由時鐘信號Clk_H的驅動時所產生的溫升Th與老煉試驗環境溫度Tc之和大于預設的安全結溫Tj；

第二時鐘自激勵產生電路，用于產生頻率為f_L的時鐘信號Clk_L，使得整個FPGA內部邏輯由時鐘信號Clk_L的驅動時所產生的溫升Tl與老煉試驗環境溫度Tc之和小于預設的安全結溫Tj；