[發(fā)明專利]一種DRAM控制器的抗干擾方法和電路及芯片

有效

• 申請?zhí)枺?/td>: 201810402868.2
• 申請日: 2018-04-28
• 公開（公告）號: CN108416176B
• 公開（公告）日: 2023-09-08
• 發(fā)明（設(shè)計）人: 李璋輝
• 申請（專利權(quán)）人: 珠海一微半導(dǎo)體股份有限公司
• 主分類號: G06F30/3312
• 分類號: G06F30/3312
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發(fā)明涉及一種DRAM控制器的抗干擾方法和電路及芯片。所述方法，通過利用DQS時間窗口信號，將DQS信號中位于所述時間窗口段以外的毛刺濾除掉，從而得出更準確的DQS信號，提高了DRAM控制器的抗干擾的性能。所述抗干擾電路和芯片，除了可以濾除DQS信號的毛刺外，還可以將所述時間窗口段內(nèi)所對應(yīng)的DQS信號的脈沖數(shù)量與突發(fā)數(shù)量進行比較，如果兩者的數(shù)量相同，則表明該DQS信號為有效信號，所述DQS處理模塊發(fā)出控制信號至讀數(shù)據(jù)采集模塊，使其進行讀數(shù)據(jù)采集操作。如果兩者的數(shù)量不相同，則表明該DQS信號異常，為無效信號，所述DQS處理模塊發(fā)出控制信號至命令發(fā)射模塊，使其重新發(fā)出讀命令至DRAM，DRAM接收到該命令后重新返回數(shù)據(jù)。

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)字電路領(lǐng)域，具體涉及一種DRAM控制器的抗干擾方法和電路及芯片。

背景技術(shù)

現(xiàn)有的處理器或者SOC（System?on?Chip，簡稱片上系統(tǒng)），或多或少都會受限于訪存的性能，存儲墻問題表現(xiàn)越來越明顯。在一個SOC系統(tǒng)中，DRAM（Dynamic?Random?AccessMemory），即動態(tài)隨機存取存儲器，是最快速的外部存儲器，最快的DRAM速度可達1GHz以上。在如此快的速度下，噪聲和干擾對于DRAM的影響非常大，很容易導(dǎo)致DRAM讀寫出錯。而DQS（數(shù)據(jù)選取脈沖）在DRAM與內(nèi)存控制器之間的通信中，主要用來在一個時鐘周期內(nèi)準確的區(qū)分出每個傳輸周期，并便于接收方準確接收數(shù)據(jù)。如果DQS自身就存在很多毛刺等干擾，則更容易導(dǎo)致DRAM讀寫出錯。

發(fā)明內(nèi)容

為解決上述問題，本發(fā)明提供了一種DRAM控制器的抗干擾方法和電路及芯片，可以減小DQS信號的毛刺干擾，提高DQS信號的準確性，。本發(fā)明的具體技術(shù)方案如下：

一種DRAM控制器的抗干擾方法，包括如下步驟：所述DRAM控制器檢測到DQS信號；所述DRAM控制器生成DQS時間窗口信號，并確定所述DQS時間窗口信號中的時間窗口段；所述DRAM控制器將所述DQS信號與所述DQS時間窗口信號進行時序?qū)Ρ燃胺治觯_定所述DQS信號中與所述時間窗口段所對應(yīng)的信號為正常信號。

進一步地，所述DRAM控制器生成DQS時間窗口信號的步驟，具體包括如下步驟：所述DRAM控制器根據(jù)檢測到DQS信號邊沿的邊沿檢測時間，確定連續(xù)多個所述邊沿檢測時間的平均值或者中間值作為選擇信號；所述DRAM控制器確定不同時序位置的讀狀態(tài)信號；選取與所述選擇信號相對應(yīng)的讀狀態(tài)信號作為DQS時間窗口信號。

進一步地，所述確定所述DQS時間窗口信號中的時間窗口段，具體包括如下步驟：確定突發(fā)數(shù)量，將脈沖個數(shù)為所述突發(fā)數(shù)量的DQS信號的連續(xù)高電平作為所述DQS時間窗口信號中的時間窗口段。

進一步地，在所述確定所述DQS信號中與所述時間窗口段所對應(yīng)的信號為正常信號的步驟之后，還包括如下步驟：判斷所述正常信號的脈沖數(shù)量是否與當前突發(fā)數(shù)量相同，如果是，則確定所述正常信號為有效信號，否則，確定所述正常信號為無效信號。

一種DRAM控制器的抗干擾電路，包括：用于生成DQS時間窗口信號的DQS時間窗口模塊，其輸入端與DRAM連接，并用于輸入DRAM發(fā)出的DQS信號，輸出端則用于輸出DQS時間窗口信號；DQS處理模塊，其一個輸入端與DRAM連接，并用于輸入DQS信號，另一個輸入端與所述DQS時間窗口模塊連接，并用于輸入所述DQS時間窗口模塊生成的DQS時間窗口信號；其中，所述DQS處理模塊用于將所述DQS信號與所述DQS時間窗口信號進行時序?qū)Ρ燃胺治觯⒏鶕?jù)分析結(jié)果輸出控制信號至命令發(fā)射模塊和讀數(shù)據(jù)采集模塊，以控制所述命令發(fā)射模塊向DRAM重發(fā)讀命令或者控制所述讀數(shù)據(jù)采集模塊進行數(shù)據(jù)采集并傳輸至CPU。