[發明專利]一種DRAM控制器的抗干擾方法和電路及芯片

有效

• 申請號: 201810402868.2
• 申請日: 2018-04-28
• 公開（公告）號: CN108416176B
• 公開（公告）日: 2023-09-08
• 發明（設計）人: 李璋輝
• 申請（專利權）人: 珠海一微半導體股份有限公司
• 主分類號: G06F30/3312
• 分類號: G06F30/3312
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種DRAM控制器的抗干擾電路，其特征在于，包括：

用于生成DQS時間窗口信號的DQS時間窗口模塊，其輸入端與DRAM連接，并用于輸入DRAM發出的DQS信號，輸出端則用于輸出DQS時間窗口信號；

DQS處理模塊，其一個輸入端與DRAM連接，并用于輸入DQS信號，另一個輸入端與所述DQS時間窗口模塊連接，并用于輸入所述DQS時間窗口模塊生成的DQS時間窗口信號；

其中，所述DQS處理模塊用于將所述DQS信號與所述DQS時間窗口信號進行時序對比及分析，并根據分析結果輸出控制信號至命令發射模塊和讀數據采集模塊，以控制所述命令發射模塊向DRAM重發讀命令或者控制所述讀數據采集模塊進行數據采集并傳輸至CPU；

所述DQS時間窗口模塊包括：

用于檢測DQS邊沿信號的DQS邊沿檢測子模塊，其輸入端用于接收DQS信號，輸出端用于輸出檢測結果；

計數器，其輸入端與所述DQS邊沿檢測子模塊的輸出端連接，用于對檢測結果進行計數，并將計數值輸入計數值處理子模塊；

計數值處理子模塊，其輸入端連接所述計數器的輸出端，輸出端則連接至數據選擇器的選擇信號輸入端，用于對所述計數器輸入的計數值進行處理，并輸出選擇信號至所述數據選擇器；

所述數據選擇器，其選擇信號輸入端與所述計數值處理子模塊連接，數據輸入端與移位寄存器連接，輸出端則作為DQS時間窗口模塊的輸出端，用于根據所述計數值處理子模塊輸出的所述選擇信號，對應選擇所述移位寄存器輸出的寄存信號作為DQS時間窗口信號進行輸出；

所述移位寄存器，其輸入端與讀狀態產生器連接，用于將所述讀狀態產生器生成的讀狀態信號進行移位和寄存，并輸出至所述數據選擇器的數據輸入端；

所述讀狀態產生器，用于生成讀狀態信號，并輸出至所述移位寄存器。

2.根據權利要求1所述的電路，其特征在于，所述DQS邊沿檢測子模塊為一個DQS邊沿檢測寄存器，其包括用于接收DQS信號的時鐘端，用于接收窗口調整信號的復位端，用于接收高電平的數據端，用于輸出檢測結果的輸出端。

3.根據權利要求1所述的電路，其特征在于，所述計數值處理子模塊為一個中值處理電路，包括多個計數值寄存器和多個比較器，通過比較器對多個所述計數值寄存器中的計數值進行兩兩比較，輸出中間值。

4.根據權利要求1所述的電路，其特征在于，所述DQS處理模塊包括：

與門，其一個輸入端與DRAM連接，用于接收DRAM發出的DQS信號，另一個輸入端與所述DQS時間窗口模塊的輸出端連接，用于接收所述DQS時間窗口信號，輸出端則連接至脈沖計數器，用于輸出所述DQS信號和所述DQS時間窗口信號相與后的與信號；

脈沖計數器，其輸入端連接所述與門的輸出端，輸出端則連接至脈沖比較器的一個輸入端，所述脈沖計數器用于將輸入的與信號進行脈沖計數，并將計數結果輸出至脈沖比較器；

脈沖比較器，其一個輸入端與所述脈沖計數器的輸出端連接，另一個輸入端用于接收突發數量的信號，輸出端則作為DQS處理模塊的輸出端，所述脈沖比較器用于比較脈沖計數結果和突發數據，并根據比較結果輸出控制信號至命令發射模塊和讀數據采集模塊。

5.一種DRAM控制器的抗干擾方法，應用于權利要求1至4任一項所述的DRAM控制器的抗干擾電路，其特征在于，包括如下步驟：

所述DRAM控制器檢測到DQS信號；

所述DRAM控制器生成DQS時間窗口信號，并確定所述DQS時間窗口信號中的時間窗口段；

所述DRAM控制器將所述DQS信號與所述DQS時間窗口信號進行時序對比及分析，確定所述DQS信號中與所述時間窗口段所對應的信號為正常信號。

6.根據權利要求5所述的方法，其特征在于，所述DRAM控制器生成DQS時間窗口信號的步驟，具體包括如下步驟：

所述DRAM控制器根據檢測到DQS信號邊沿的邊沿檢測時間，確定連續多個所述邊沿檢測時間的平均值或者中間值作為選擇信號；

所述DRAM控制器確定不同時序位置的讀狀態信號；

選取與所述選擇信號相對應的讀狀態信號作為DQS時間窗口信號。