[發明專利]半導體裝置及其制造方法

有效

• 申請號: 201810397455.X
• 申請日: 2018-04-28
• 公開（公告）號: CN110416182B
• 公開（公告）日: 2021-01-29
• 發明（設計）人: 江明崇
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: H01L23/525
• 分類號: H01L23/525;H01L23/62;H01L27/112;H01L21/60
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 王天堯

本發明提出了一種半導體裝置及其制造方法。上述方法包含提供具有第一區及第二區的基底。上述方法包含形成內連線結構于半導體基底的第一區上及熔絲結構于半導體基底的第二區上。上述方法亦包含形成第一導電墊于內連線結構上。上述方法更包含依序沉積覆蓋層、刻蝕停止層及第一介電層覆蓋第一導電墊及熔絲結構。上述方法更包含進行第一刻蝕制程，在第一區形成第一開口露出第一導電墊及在第二區形成第二開口于熔絲結構的正上方。在進行第一刻蝕制程的期間，第一介電層的刻蝕速率大于刻蝕停止層的刻蝕速率。

技術領域

本發明有關于半導體裝置，且特別有關于具有熔絲結構的半導體裝置。

背景技術

近年來，各種消費性電子產品逐漸流行，促使揮發性存儲器需求量大增。揮發性存儲器以動態隨機存取式存儲器為主流。雖然目前存在的動態隨機存取式存儲器及其形成方法已足夠應付它們原先預定的用途，但它們仍未在各個方面皆徹底的符合要求，因此仍有需努力的方向。

發明內容

本發明的一些實施例關于半導體裝置的制造方法。上述方法包含提供半導體基底，半導體基底具有第一區及相鄰于第一區的第二區。上述方法包含形成內連線結構于半導體基底的第一區上及熔絲結構于半導體基底的第二區上。上述方法亦包含第一導電墊于內連線結構上。第一導電墊電連接至內連線結構。上述方法更包含沉積覆蓋層覆蓋第一導電墊及熔絲結構。此外，上述方法包含沉積刻蝕停止層以覆蓋覆蓋層。上述方法亦包含沉積第一介電層覆蓋覆蓋層及刻蝕停止層。上述方法更包含進行第一刻蝕制程，移除第一介電層、刻蝕停止層及覆蓋層，在第一區形成第一開口露出第一導電墊及在第二區形成第二開口于熔絲結構的正上方。在進行第一刻蝕制程的期間，第一介電層具有第一刻蝕速率，刻蝕停止層具有第二刻蝕速率，其中第一刻蝕速率大于第二刻蝕速率。

本發明的一些實施例關于半導體裝置。上述半導體裝置包含半導體基底，半導體基底具有第一區及相鄰于第一區的第二區。上述半導體裝置亦包含內連線結構及熔絲結構，個別設置于半導體基底的第一區及第二區上。上述半導體裝置更包含第一介電層，覆蓋內連線結構及熔絲結構。此外，上述半導體裝置包含第一導電墊，其設置于內連線結構上，第一導電墊電連接至內連線結構。上述半導體裝置亦包含覆蓋層，設置于半導體基底的第一區及第二區上，且覆蓋層覆蓋第一導電墊的側壁。上述半導體裝置亦包含刻蝕停止層，設置于半導體基底的第二區上，且刻蝕停止層覆蓋覆蓋層。上述半導體裝置更包含第二介電層，設置于刻蝕停止層及覆蓋層上。上述半導體裝置亦包含第一開口，設置于半導體基底的第二區及熔絲結構上，且第一開口移除第二介電層、刻蝕停止層、覆蓋層及一部份的第一介電層。

本發明的有益效果在于，通過本發明實施例的半導體裝置的制造方法，可以避免在第一導電墊與第二導電墊之間產生較高的寄生電容；并且，可以避免在移除完介電層之后，接著直接移除覆蓋層及介電層，使得刻蝕后的介電層的厚度均勻度較差。

附圖說明

為讓本發明的特征、和優點能更明顯易懂，下文特舉出較佳實施例，并配合所附圖式，作詳細說明如下：

圖1A-圖1H圖為根據本發明的一些實施例的形成半導體裝置的中間各階段的制程的剖面圖。

圖2為根據一些實施例的半導體裝置的剖面示意圖。

具體實施方式

以下針對本發明的高壓半導體裝置及其制造方法作詳細說明。應了解的是，以下的敘述提供許多不同的實施例或例子，用以實施本發明的不同樣態。以下所述特定的元件及排列方式僅為簡單描述本發明。當然，這些僅用以舉例而非用以限定本發明的范圍。此外，在不同實施例中可能使用重復的標號或標示。這些重復僅為了簡單清楚地敘述本發明，不代表所討論的不同實施例及/或結構之間具有任何關連性。再者，例如，當述及一第一材料層位于一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸的情形。或者，亦可能間隔有一或更多其它材料層的情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。