[發明專利]一種改善存儲區淺槽線平整度的方法

在審

• 申請號: 201810394694.X
• 申請日: 2018-04-27
• 公開（公告）號: CN108550520A
• 公開（公告）日: 2018-09-18
• 發明（設計）人: 薛廣杰;胡華;李赟
• 申請（專利權）人: 武漢新芯集成電路制造有限公司
• 主分類號: H01L21/027
• 分類號: H01L21/027;H01L27/11521;H01L27/11568
• 代理公司: 上海申新律師事務所 31272
• 代理人: 俞滌炯

本發明包括一種改善存儲區淺槽線平整度的方法，用于嵌入式閃存在淺槽圖形化的過程中，包括：步驟S1提供半導體襯底，于半導體襯底上依次覆蓋氧化層、氮化層；步驟S2于氮化層上依次沉積第一硬掩膜層、第二硬掩膜層，于第二硬掩膜層上旋涂光刻膠層；步驟S3圖形化光刻膠層，以打開用以形成淺槽的工藝窗口；步驟S4、修復光刻膠層上工藝窗口側壁不平整的區域；步驟S5、以光刻膠層為掩膜刻蝕第二硬掩膜層，以于第二硬掩膜層中形成暴露第一硬掩膜層的溝槽。有益效果：增加第一硬掩膜層與第二硬掩膜層，替代傳統的硬掩膜層，減薄硬掩膜層的厚度，降低工藝成本，優化刻蝕條件，改善工藝窗口側壁不平整的區域，穩定多晶硅的填充能力，提升器件的工作效率。

技術領域

本發明涉及光刻工藝技術領域，尤其涉及一種改善存儲區淺槽線平整度的方法。

背景技術

光刻工藝是半導體器件制造工藝中的一個重要步驟，該步驟利用曝光和顯影在光刻膠層上刻畫集合圖形結構，然后通過刻蝕工藝將光研磨上的圖形轉移到所在襯底上。

在現有技術中，嵌入式閃存在淺槽圖形化過程中，通過以傳統的不定型碳和介電抗反射層作為硬掩膜層，因為槽深的需要，同時需要很厚的硬掩膜層，刻蝕傳遞圖形的過程中常伴有平整度差的現象，并且較差的平整度直接影響半導體器件柵極的填充能力，進而影響器件的存儲能力和擦除效率，同時降低器件的質量和工作效率。

發明內容

針對現有技術中存在的上述問題，現提供一種改善存儲區淺槽線平整度的方法。

具體技術方案如下：

一種改善存儲區淺槽線平整度的方法，適用于嵌入式閃存在淺槽圖形化的過程中，其中包括：

步驟S1、提供一半導體襯底，于所述半導體襯底上依次覆蓋一氧化層、一氮化層；

步驟S2、于所述氮化層上依次沉積一第一硬掩膜層、一第二硬掩膜層，于所述第二硬掩膜層上旋涂一光刻膠層；

步驟S3、圖形化所述光刻膠層，以打開用以形成淺槽的工藝窗口；

步驟S4、修復所述光刻膠層上所述工藝窗口側壁不平整的區域；

步驟S5、以所述光刻膠層為掩膜刻蝕所述第二硬掩膜層，以于所述第二硬掩膜層中形成暴露所述第一硬掩膜層的溝槽。

優選的，所述第一硬掩膜層材質為有機硅。

優選的，所述第二硬掩膜層為有機介電層。

優選的，于所述步驟S4中，修復光刻膠上工藝窗口側壁不平整的區域的方法為：

步驟S41、于550-650W功率解離通入的氬氣以獲得氬等離子體；

步驟S42、于0-5W偏壓功率下，以所述氬等離子體于各向同性條件下刻蝕所述光刻膠層。

優選的，于所述步驟S5中，于一偏壓功率下，通入一CH_XF_Y氣體對所述第二硬掩膜層進行刻蝕。

優選的，所述偏壓功率維持在70-110W。

優選的，所述半導體襯底的材料為單晶硅；和/或

所述氧化層的材料為氧化硅；和/或

所述氮化層的材料為氮化硅。

優選的，所述第一硬掩膜層的厚度為100-200nm。

優選的，所述第二硬掩膜層的厚度為30-40nm。

優選的，所述光刻膠層的厚度為100-150nm。