[發明專利]標準單元的仿真系統和方法

有效

• 申請號: 201810387979.0
• 申請日: 2018-04-26
• 公開（公告）號: CN108563899B
• 公開（公告）日: 2022-02-22
• 發明（設計）人: 廖春和
• 申請（專利權）人: 武漢新芯集成電路制造有限公司
• 主分類號: G06F30/39
• 分類號: G06F30/39
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

本發明提供了一種標準單元的仿真系統和方法，所述標準單元的仿真系統包括掃描單元和仿真電路，其中：所述仿真電路包括目標單元電路；所述目標單元電路包括對等目標單元和非對等目標單元，所述掃描單元對對等目標單元的尺寸與非對等目標單元的尺寸進行迭代計算；在每一次迭代中，計算對等目標單元的尺寸與非對等目標單元中某個部分的尺寸的比值，并將非對等目標單元的其他部分的尺寸值設置為對等目標單元的尺寸除以上一次迭代的比值，并使目標單元電路的延時數據最小，記錄本次迭代的所述比值并進行下一次迭代計算，直至每個目標單元的尺寸的比例不變。

技術領域

本發明涉及集成電路技術領域，特別涉及一種標準單元的仿真系統和方法。

背景技術

隨著集成電路(Integrated Circuits，IC)的日益發展，對功耗、速度，面積等性能方面的要求也越來越高，由于工藝技術的進步，設計角度也在轉變，從以往的速度優先逐漸轉為功耗、速度和面積的均衡考慮。最近幾年，便攜式移動通信設備的的發展突飛猛進，而對應的電源技術的進步卻相對緩慢，以及即將到來的物聯網時代，對于低功耗的要求，將達到一個新的階段。

在一般集成電路設計中，包括數字模塊，模擬模塊，數據接口和存儲模塊，其中數字模塊通常占整個芯片面積的40％以上，而數字模塊的構成單位，就是標準單元庫中的基本單元，標準單元庫中基本單元的性能，會在很大程度上影響到整個芯片的性能，那么如何對標準單元性能進行優化，就成為了我們亟需解決的問題。

標準單元庫，包括版圖庫、符號庫、電路邏輯庫等。包含了組合邏輯、時序邏輯、功能單元和特殊類型單元。是集成電路芯片后端設計過程中的基礎部分。運用預先設計好的優化的庫單元進行自動邏輯綜合和版圖布局布線，可以極大地提高設計效率，加快產品進入市場的時間。一般每個工藝廠商在每個工藝下都會提供相應的標準單元。

標準單元庫可以分成兩大部分，即組合邏輯和時序邏輯，組合邏輯包括NAND，NOR，AOI，OAI等基本運算單元，時序邏輯則包括LATCH，DFF，ICG等等。在一套標準單元庫中，組合邏輯的數量，大概占總數的75％左右，在具體的設計實例中，所調用的標準單元中，組合邏輯通常在90％以上。

如圖1所示，一個標準單元是由若干個MOS管組成，每一個MOS管，根據庫的規格PMOS管和NMOS管會有一個最大尺寸WPMAX和WNMAX，根據設計規則它們會有一個最小尺寸WPMIN和WNMIN，在最大和最小尺寸之間的值，就是我們允許的設置范圍，那么該如何設置這些MOS管的尺寸，才能讓標準單元在速度、功耗及面積上取得優化的效果，這是一個很有意義和價值的問題。

在標準單元庫的設計中，組合邏輯可以分為兩種：一種是為時鐘樹綜合所用的時鐘單元，這種單元的輸入到輸出的延時，和輸出上升和下降的時間，相差要求非常小，在設計這種時鐘單元的尺寸時，只需要通過仿真，把尺寸調整到可以使上升和下降延時差別在5％之內即可，因此時鐘單元尺寸的可變化性非常小，比較容易調整；而另外一種是為了實現邏輯功能，這種單元需要從速度、面積和功耗這些方面綜合考慮，對于這種單元尺寸的設計，通常有兩種做法，一種是讓它們的PMOS管和NMOS管在版圖上取得最大尺寸，以獲得對下一級單元較強的驅動能力，另外一種是通過仿真，讓離輸出端路徑最近的端口，延時達到最快。

發明內容

本發明的目的在于提供一種標準單元的仿真系統和方法，以解決現有的標準單元庫的組合邏輯包含不等價結構時尺寸設定的問題。

為解決上述技術問題，本發明提供一種標準單元的仿真系統，所述標準單元的仿真系統包括掃描單元和仿真電路，其中：

所述仿真電路包括目標單元電路；

所述目標單元電路包括對等目標單元和非對等目標單元，所述掃描單元對對等目標單元的尺寸與非對等目標單元的尺寸進行迭代計算；