[發明專利]一種延時電路在審

申請號：	201810385499.0	申請日：	2018-04-26
公開（公告）號：	CN108390666A	公開（公告）日：	2018-08-10
發明（設計）人：	楊波	申請（專利權）人：	佛山科學技術學院
主分類號：	H03K5/14	分類號：	H03K5/14
代理公司：	廣州新諾專利商標事務所有限公司 44100	代理人：	許英偉
地址：	528225 廣東省佛山市***	國省代碼：	廣東;44
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摘要：
搜索關鍵詞：	延時單元邏輯與門輸入端延時電路邏輯與譯碼器輸出端連接輸出端延時輸入端連接一對一連接邏輯或門順次連接信號輸入延時信號與邏輯或門
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【權利要求書】：

1.一種延時電路，其特征在于，包括：

N-1個順次連接的延時單元，每個延時單元具有輸入端和輸出端，每個延時單元具有K種延時時間；N＝2^M，M≥1，且M為整數；K為整數；

N個邏輯與門，每個邏輯與門具有第一輸入端、第二輸入端和輸出端；

M－N線譯碼器，具有M個輸入端及N個輸出端；所述M個輸入端用于輸入M位二進制數碼；

1個邏輯或門，具有N個輸入端和1個輸出端；其中，

輸入信號輸入到N-1個延時單元中第一延時單元的輸入端及所述N個邏輯與門中第一邏輯與門的第一輸入端，所述N-1個延時單元中的第i延時單元的輸出端連接到第i+1延時單元的輸入端及所述N個邏輯與門中第i+1邏輯與門的第一輸入端，1≤i≤N-2，且i為整數，所述N-1個延時單元中第N-1延時單元的輸出端與所述N個邏輯與門中第N邏輯與門的第一輸入端連接；

所述N個邏輯與門中第L邏輯與門的第二輸入端與所述M－N線譯碼器的第L輸出端連接，所述N個邏輯與門的輸出端與所述邏輯或門的N個輸入端依次一對一連接，1≤L≤N，且L為整數；所述邏輯或門的輸出端用于信號輸出。

2.如權利要求1所述的延時電路，其特征在于，所述延時單元包括：

1對K路模擬開關，具有1個輸入端、K個輸出端和J個選通控制端，所述J個選通控制端用于輸入J位二進制數碼以控制所述1對K路模擬開關中開關的選通，K＝2^J，J≥1，且J為整數；

K個延時子電路；其中，

所述K個輸出端中的第s輸出端與所述K個延時子電路中的第s延時子電路連接，所述第s延時子電路的輸出端輸出延時后的信號；1≤s≤K，且s為整數。

3.如權利要求2所述延時電路，其特征在于，所述延時子電路包括：

K個電阻和1個電容；

所述K個電阻中第s電阻的第一端與所述第s輸出端連接，所述所有K個電阻的第二端與所述電容的第一端連接，所述電容的第二端接地，所述K個電阻中的任一電阻和所述電容的連接點為所述延時子電路的輸出端。

4.如權利要求2所述的延時電路，其特征在于，所述延時單元還包括：

連接在所述延時單元的輸入端與所述1對K路模擬開關的輸入端之間的緩沖器。

5.如權利要求2所述的延時電路，其特征在于，所述K個電阻具有不同的電阻值。

6.如權利要求2所述的延時電路，其特征在于，所述N個延時單元中的J個選通控制端用于輸入相同的J位二進制數碼。