[發明專利]一種應用于雷達模擬的可變雙向數字延遲方法有效
| 申請號： | 201810372837.7 | 申請日： | 2018-04-24 |
| 公開（公告）號： | CN108665922B | 公開（公告）日： | 2021-09-24 |
| 發明（設計）人： | 鄒林;姜帥龍;王燦;梁飛;錢璐;周云;汪學剛 | 申請（專利權）人： | 電子科技大學 |
| 主分類號： | G11C11/4063 | 分類號： | G11C11/4063 |
| 代理公司： | 電子科技大學專利中心 51203 | 代理人： | 陳一鑫 |
| 地址： | 611731 四川省成*** | 國省代碼： | 四川;51 |
| 權利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關鍵詞： | 一種 應用于 雷達 模擬 可變 雙向 數字 延遲 方法 | ||
本發明公開了一種應用于雷達模擬的可變雙向數字延遲方法，該方法屬于信號處理技術，具體涉及數字延遲方法。本發明提出的基于單端口DRAM、單倍時鐘的可變雙向數字延遲實現方法設計結構簡單，在工程應用中只需要設置控制字，循環計數到控制字即可實現延時。由于本發明采用的是單倍工作時鐘，可實現的工作頻率能達到FPGA的最高工作頻率。當延遲量增加或者減少時，只需設置增加或者減少后延遲量的值，是一種簡單高效，具有更高分辨率的數字延遲方法。
技術領域
本發明屬于信號處理技術，具體涉及數字延遲方法。
背景技術
數字信號延遲在數字信號處理中用途非常廣泛，在雷達、通信等領域都有非常廣泛的應用。
數字信號延遲有通過模擬電路和數字電路延遲兩種方法，通常來說，用傳統模擬電路的技術實現數字信號延遲的方法會比較復雜，可控性不好，集成度不高。數字電路實現的典型方法有利用基于單FIFO、雙倍時鐘的雙向數字延遲的實現方法。該方法利用2倍時鐘頻率來控制FIFO的讀寫使能信號。在FPGA技術中，由于時鐘頻率受限，如果采用2倍時鐘控制FIFO的讀寫使能信號，就會大大限制了數字延遲的最小單位。例如，在FPGA平臺實現時，內部時鐘最高可達到500MHz，那么實際上信號延遲能達到的最大頻率是250MHz。另外，利用單FIFO雙倍時鐘的設計實現上因為要涉及到多個控制線，導致了較高的設計復雜度。
在工程應用中，數字信號延遲的實現要考慮集成化，也要考慮到最小延遲單位(延遲精度的主要原因)，更要考慮到設計的復雜度問題。如何用一種更為簡便的方式來實現可變的雙向數字延遲顯得十分必要了。
發明內容
本發明所要解決的技術問題是，提供一種簡單高效，具有更高分辨率的數字延遲方法。
本發明提出的基于單端口DRAM、單倍時鐘的可變雙向數字延遲實現方法設計結構簡單，在工程應用中只需要設置控制字，循環計數到控制字即可實現延時。由于本發明采用的是單倍工作時鐘，可實現的工作頻率能達到FPGA的最高工作頻率。本發明的技術方案為:一種應用于雷達模擬的可變雙向數字延遲方法,該方法包括:
步驟1:初始化DRAM的所有內存數據為“0”，針對指向DRAM內存中第1個位置；
步驟2：確定雷達模擬的延遲量N；
步驟3：根據延遲量對DRAM的內存進行讀寫，模式為先讀后寫；
(1)當延遲量為N時，指針最大深度為N：
第一拍：讀出DRAM內存中第1位置的數據“0”后寫入雷達模擬第1數據data0，指針跳轉到第2位置；
第二拍：讀出DRAM內存中第2位置的數據“0”后寫入雷達模擬第2數據data1，指針跳轉到第3位置；
第三拍：讀出DRAM內存中第3位置的數據“0”后寫入雷達模擬第3數據data2，指針跳轉到第4位置；
……
第N拍：讀出DRAM內存中第N個位置的數據“0”后寫入雷達模擬第N個數據dataN-1，指針跳轉到第1位置；
第N+1拍：讀出DRAM內存中第1位置的數據“data0”后寫入雷達模擬第N數據dataN+1，指針跳轉到第2位置；
第N+2拍：讀出DRAM內存中第2位置的數據“data1”后寫入雷達模擬第N數據dataN+2，指針跳轉到第3位置；
……
上述方法為每當指針指向DRAM內存中第N位置后，下一位置跳轉至DRAM內存中第1位置，采用該方法對后續雷達模擬信號依次進行延遲；
(2)當延遲量由N變為N+M時，指針最大深度為N+M：
該專利技術資料僅供研究查看技術是否侵權等信息，商用須獲得專利權人授權。該專利全部權利屬于電子科技大學，未經電子科技大學許可，擅自商用是侵權行為。如果您想購買此專利、獲得商業授權和技術合作，請聯系【客服】
本文鏈接：http://www.szxzyx.cn/pat/books/201810372837.7/2.html，轉載請聲明來源鉆瓜專利網。
