[發明專利]半導體存儲器的奇偶校驗裝置及半導體存儲器

有效

• 申請號: 201810362508.4
• 申請日: 2018-04-20
• 公開（公告）號: CN108364671B
• 公開（公告）日: 2023-10-13
• 發明（設計）人: 請求不公布姓名
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G11C29/42
• 分類號: G11C29/42
• 代理公司: 北京市鑄成律師事務所 11313
• 代理人: 宋珊珊;王珺

本發明實施例公開了一種半導體存儲器的奇偶校驗裝置及半導體存儲器。奇偶校驗裝置包括存儲控制器，提供第一信號并產生第一奇偶校驗位；校驗電路，與存儲控制器連接以接收第一信號形成的第二信號和第一奇偶校驗位；校驗電路產生奇偶校驗結果；輸出控制電路，與存儲控制器連接以接收第二信號和與第一信號同步的第一時鐘信號，生成輸出指令和第二時鐘信號；緩存電路，與校驗電路和輸出控制電路連接并根據輸出指令輸出奇偶校驗結果；輸出電路，與緩存電路和輸出控制電路連接，接收奇偶校驗結果，根據第二時鐘信號輸出奇偶校驗結果，以使奇偶校驗結果從輸出電路輸出的時刻相對于第一信號延遲的時鐘周期數為預設值，預設值為大于1的正整數。

技術領域

本發明涉及存儲器技術領域，特別涉及一種半導體存儲器的奇偶校驗裝置及半導體存儲器。

背景技術

傳統的動態隨機存取存儲器的針對命令和地址總線的奇偶校驗結果，輸出奇偶校驗結果的方式是異步的方式，當奇偶校驗結果顯示出錯時，只能知道是哪一段時間內的命令信號或地址總線信號在傳輸中出錯，因此動態隨機存取存儲器的控制器需要將這段時間的所有命令信號或地址總線信號重新進行執行，導致動態隨機存取存儲器糾錯的效率較低，不能適應動態隨機存取存儲器發展的需求。

因此，如何提高動態隨機存取存儲器的針對命令和地址總線的奇偶校驗結果的糾錯效率，是本領域技術人員急需要解決的技術問題。

在背景技術中公開的上述信息僅用于加強對本發明的背景的理解，因此其可能包含沒有形成為本領域普通技術人員所知曉的現有技術的信息。

發明內容

有鑒于此，本發明實施例提供了一種半導體存儲器的奇偶校驗裝置及半導體存儲器，以至少解決背景技術中存在的技術問題。

本發明實施例的技術方案是這樣實現的，根據本發明的一個實施例，提供了一種半導體存儲器的奇偶校驗裝置，包括：

存儲控制器，用于提供第一信號并根據所述第一信號產生第一奇偶校驗位；

校驗電路，與所述存儲控制器連接以接收所述第一信號傳輸至所述校驗電路形成的第二信號和所述第一奇偶校驗位；其中，所述校驗電路用于根據所述第二信號產生第二奇偶校驗位，并根據所述第一奇偶校驗位和所述第二奇偶校驗位產生奇偶校驗結果；

輸出控制電路，與所述存儲控制器連接以接收第二信號和與所述第一信號同步的第一時鐘信號，用于根據所述第二信號和所述第二信號分別生成輸出指令和第二時鐘信號；

緩存電路，與所述校驗電路和所述輸出控制電路連接，用于存儲所述奇偶校驗結果，并根據所述輸出指令輸出所述奇偶校驗結果；以及

輸出電路，與所述緩存電路和所述輸出控制電路連接，用于接收所述緩存電路輸出的奇偶校驗結果，并用于接收所述輸出控制電路輸出的所述第二時鐘信號，以及用于根據所述第二時鐘信號輸出所述奇偶校驗結果，以使所述奇偶校驗結果從所述輸出電路輸出的時刻相對于所述第一信號延遲的時鐘周期數為預設值，所述預設值為大于1的正整數。

作為一種可選的方式，所述輸出控制電路包括：

延遲鎖相環電路，與所述存儲控制器連接以接收與所述第一信號同步的第一時鐘信號并生成第三時鐘信號，且與所述輸出電路通過延遲線連接，以延遲所述第三時鐘信號生成所述第二時鐘信號；

其中，所述第三時鐘信號比第一時鐘信號提前第一時間，所述第一時間等于所述第三時鐘信號經所述延遲線傳輸至所述輸出電路的輸出端的時間。

作為一種可選的方式，所述延遲鎖相環電路還用于使用所述第三時鐘信號同步所述第二信號以形成第三信號；

所述輸出控制電路還包括：

延遲電路，與所述延遲鎖相環電路連接以接收所述第三信號，用于根據所述預設值將所述第三信號延遲第二時間產生第四信號；以及