[發明專利]半導體存儲器的奇偶校驗裝置及半導體存儲器

有效

• 申請號: 201810362508.4
• 申請日: 2018-04-20
• 公開（公告）號: CN108364671B
• 公開（公告）日: 2023-10-13
• 發明（設計）人: 請求不公布姓名
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G11C29/42
• 分類號: G11C29/42
• 代理公司: 北京市鑄成律師事務所 11313
• 代理人: 宋珊珊;王珺

1.一種半導體存儲器的奇偶校驗裝置，其特征在于，包括：

存儲控制器，用于提供第一信號并根據所述第一信號產生第一奇偶校驗位；

校驗電路，與所述存儲控制器連接以接收所述第一信號傳輸至所述校驗電路形成的第二信號和所述第一奇偶校驗位；其中，所述校驗電路用于根據所述第二信號產生第二奇偶校驗位，并根據所述第一奇偶校驗位和所述第二奇偶校驗位產生奇偶校驗結果；

輸出控制電路，與所述存儲控制器連接以接收第二信號和與所述第一信號同步的第一時鐘信號，用于根據所述第二信號和所述第一時鐘信號分別生成輸出指令和第二時鐘信號；

緩存電路，與所述校驗電路和所述輸出控制電路連接，用于存儲所述奇偶校驗結果，并根據所述輸出指令輸出所述奇偶校驗結果；以及

輸出電路，與所述緩存電路和所述輸出控制電路連接，用于接收所述緩存電路輸出的奇偶校驗結果，并用于接收所述輸出控制電路輸出的所述第二時鐘信號，以及用于根據所述第二時鐘信號輸出所述奇偶校驗結果，以使所述奇偶校驗結果從所述輸出電路輸出的時刻相對于所述第一信號延遲的時鐘周期數為預設值，所述預設值為大于1的正整數。

2.根據權利要求1所述的半導體存儲器的奇偶校驗裝置，其特征在于，所述輸出控制電路包括：

延遲鎖相環電路，與所述存儲控制器連接以接收與所述第一信號同步的第一時鐘信號并生成第三時鐘信號，且與所述輸出電路通過延遲線連接，以延遲所述第三時鐘信號生成所述第二時鐘信號；

其中，所述第三時鐘信號比第一時鐘信號提前第一時間，所述第一時間等于所述第三時鐘信號經所述延遲線傳輸至所述輸出電路的輸出端的時間。

3.根據權利要求2所述的半導體存儲器的奇偶校驗裝置，其特征在于，所述延遲鎖相環電路還用于使用所述第三時鐘信號同步所述第二信號以形成第三信號；所述輸出控制電路還包括：

延遲電路，與所述延遲鎖相環電路連接以接收所述第三信號，用于根據所述預設值將所述第三信號延遲第二時間產生第四信號；以及

輸出指令產生電路，與所述延遲電路連接以接收所述第四信號，并且所述輸出指令產生電路與所述緩存電路連接；所述輸出指令產生電路用于根據接收到的所述第四信號生成所述輸出指令，并將所述輸出指令輸出至所述緩存電路；

其中，所述第二時間為(預設值-1/K)個時鐘周期，K為大于1的自然數且1/K個時鐘周期大于從所述延遲電路輸出所述第四信號與所述輸出電路接收到所述奇偶校驗結果之間的時間差。

4.根據權利要求3所述的半導體存儲器的奇偶校驗裝置，其特征在于，所述輸出控制電路還包括寄存器電路，所述延遲電路與所述寄存器電路連接以接收由所述寄存器電路提供的所述預設值。

5.根據權利要求3所述的半導體存儲器的奇偶校驗裝置，其特征在于，所述延遲電路還用于根據所述第三信號生成輸出使能信號并輸出至所述輸出電路，所述輸出使能信號在預設時間內為有效電平，其中，所述輸出使能信號相比于所述第三信號延遲(預設值-1/L)個時鐘周期，L為大于1的自然數且L小于K。

6.根據權利要求5所述的半導體存儲器的奇偶校驗裝置，其特征在于，所述輸出電路包括輸出驅動電路和連接所述輸出驅動電路的輸出管腳，所述輸出管腳作為所述輸出電路的輸出端；

所述輸出驅動電路與所述延遲線連接以接收所述第二時鐘信號，所述輸出驅動電路與所述延遲電路連接以接收所述輸出使能信號，所述輸出驅動電路與所述緩存電路連接以接收所述奇偶校驗結果，其中，所述輸出驅動電路用于根據所述輸出使能信號和所述第二時鐘信號的控制，驅動所述奇偶校驗結果從所述輸出管腳輸出。

7.根據權利要求1所述的半導體存儲器的奇偶校驗裝置，其特征在于，所述校驗電路包括：

奇偶校驗位產生電路，與所述存儲控制器連接，以接收所述第二信號并產生所述第二奇偶校驗位；

比較電路，與所述存儲控制器連接以接收所述第一奇偶校驗位，且所述比較電路與所述奇偶校驗位產生電路連接以接收所述第二奇偶校驗位；所述比較電路用于根據所述第一奇偶校驗位和第二奇偶校驗位產生所述奇偶校驗結果并輸出至所述緩存電路。