[發明專利]FPGA運算電路和斯皮爾曼秩次相關系數的求解方法

有效

• 申請號: 201810361323.1
• 申請日: 2018-04-20
• 公開（公告）號: CN108563421B
• 公開（公告）日: 2021-09-03
• 發明（設計）人: 陳昌潤;徐維超;章云
• 申請（專利權）人: 廣東工業大學
• 主分類號: G06F7/575
• 分類號: G06F7/575
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 張春水;唐京橋

1.一種FPGA運算電路，其特征在于，包括：

比較器陣列，用于根據信號X_i計算a_ij；

減法器陣列，用于根據信號Y_i計算b_ij；

陣列乘法累加器，用于計算

乘法器，用于計算T2×T3；

開方器，用于計算

除法器，用于計算

排序電路，用于升序排列信號Y_i，返回Y_i的秩次Q₁…Q_n；

行、列存儲塊，用于串行寄存信號X_i或者并行寄存秩次Q₁…Q_n，其支持塊尋址；

流水線，用于暫存中間運算結果；

控制單元，用于時序控制陣列乘法累加器；

寄存器，用于寄存最終運算結果；

信號在送入FPGA運算電路后執行的運算步驟為：

1)信號X_i送入行、列存儲塊中，得到X₁…X_i…X_n和X₁…X_j…X_n，完成一級緩存；

2)步驟1)中得到的X₁…X_i…X_n和X₁…X_j…X_n送入比較器陣列，完成n²次比較操作，得到a_ij＝sign(x_j-x_i)，并送入流水線中，完成二級緩存；

3)信號Y_i送入排序電路，得到秩次Q₁…Q_n，并行完成n²次排序操作；

4)秩次Q₁…Q_n送入行、列存儲塊中，得到Q₁…Q_i…Q_n和Q₁…Q_j…Q_n，完成一級緩存；

5)步驟4)中得到的Q₁…Q_i…Q_n和Q₁…Q_j…Q_n送入減法器陣列，完成n²次減法操作，得到b_ij＝Q_j-Q_i，并送入流水線中，完成二級緩存；

6)步驟2)和步驟5)中得到的a_ij＝sign(x_j-x_i)和b_ij＝Q_j-Q_i同時送入陣列乘法累加器，在控制單元控制下，分時完成

7)步驟6)中得到的送入乘法器，完成

8)步驟7)中得到的送入開方器，完成

9)步驟6)和步驟8)中得到的和送入除法器，完成

10)、步驟9)中得到的運算結果送入寄存器中，整個操作完成；

其中，i，j＝1…n；

所述陣列乘法累加器包括：

乘法器陣列，用于計算a_ij²、b_ij²、a_ijb_ij，其中i，j＝1…n；

加法器，用于計算

信號在送入FPGA運算電路后執行的運算步驟為：

1)a_ij＝sign(x_j-x_i)和b_ij＝Q_j-Q_i同時送入相應的乘法器陣列，在控制單元控制下，分時完成n²次并行輸入乘法運算，得到[sign(X_j-X_i)]²、(Q_j-Q_i)²、sign(X_j-X_i)(Q_j-Q_i)；

2)步驟1)中得到的[sign(X_j-X_i)]²、(Q_j-Q_i)²、sign(X_j-X_i)(Q_j-Q_i)同時送入相應的加法器，分時完成n²次并行輸入加法運算，得到

其中，i，j＝1…n。