[發(fā)明專利]一種現(xiàn)場可編程門陣列及通信方法

在審

• 申請?zhí)枺?/td>: 201810356280.8
• 申請日: 2014-04-03
• 公開（公告）號: CN108717400A
• 公開（公告）日: 2018-10-30
• 發(fā)明（設(shè)計）人: 楊偉國;涂君;王佐
• 申請（專利權(quán)）人: 華為技術(shù)有限公司
• 主分類號: G06F13/40
• 分類號: G06F13/40;G06F13/42
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種現(xiàn)場可編程門陣列FPGA，其特征在于，包括：

功能模塊A和功能模塊B，以及用于通信互聯(lián)的專用集成電路ASIC化的硬核；

其中，所述ASIC化的硬核包括：高速交換互聯(lián)單元、以及與所述高速交換互聯(lián)單元相連接的站點A和站點B；

所述站點A用于與所述功能模塊A相連接，將所述功能模塊A發(fā)送至所述功能模塊B的數(shù)據(jù)發(fā)送至所述高速交換互聯(lián)單元；

所述站點B用于與所述功能模塊B相連接，從所述高速交換互聯(lián)單元接收所述功能模塊A發(fā)送至所述功能模塊B的數(shù)據(jù)，并將該數(shù)據(jù)發(fā)送至所述功能模塊B。

2.根據(jù)權(quán)利要求1所述的FPGA，所述FPGA中功能模塊的數(shù)目與所述ASIC化的硬核中站點的數(shù)目相同，所述站點A與所述功能模塊A一一對應(yīng)，所述站點B與所述功能模塊B一一對應(yīng)。

3.根據(jù)權(quán)利要求2所述的FPGA，所述站點A與所述功能模塊A的時鐘頻率一致、數(shù)據(jù)位寬一致，以及時序一致；所述站點B與所述功能模塊B的時鐘頻率一致、數(shù)據(jù)位寬一致，以及時序一致。

4.根據(jù)權(quán)利要求2或3所述的FPGA，所述高速交換互聯(lián)單元不可編程。

5.根據(jù)權(quán)利要求1所述的FPGA，所述站點A與多個功能模塊A相連接，或者，所述站點B與多個功能模塊B相連接。

6.根據(jù)權(quán)利要求1至5任一項所述的FPGA，所述ASIC化的硬核的片內(nèi)互聯(lián)總線協(xié)議包括以下中的至少一種：AVALON、Wishbone、CoreConnect、AMBA。

7.根據(jù)權(quán)利要求6所述的FPGA，所述ASIC化的硬核以縱橫式交換矩陣均勻分布在所述FPGA中。

8.根據(jù)權(quán)利要求7所述的FPGA，所述ASIC化的硬核的片內(nèi)互聯(lián)總線協(xié)議為AMBA，所述ASIC化的硬核采用一個AXI總線協(xié)議互聯(lián)的硬核。

9.根據(jù)權(quán)利要求8所述的FPGA，所述ASIC化的硬核的片內(nèi)互聯(lián)總線協(xié)議為AMBA，所述ASIC化的硬核采用兩個或兩個以上AXI總線協(xié)議互聯(lián)的硬核；

各個所述AXI總線協(xié)議互聯(lián)的硬核之間通過AXI橋進行通信。

10.根據(jù)權(quán)利要求9所述的FPGA，各個所述AXI總線協(xié)議互聯(lián)的硬核包括的發(fā)起方站點和被動接收方站點的數(shù)目相同，所述發(fā)起方站點和所述被動接收方站點具有相同的位寬和頻率。

11.根據(jù)權(quán)利要求9所述的FPGA，各個所述AXI總線協(xié)議互聯(lián)的硬核包括的發(fā)起方站點和被動接收方站點的數(shù)目不同，所述發(fā)起方站點和所述被動接收方站點具有不同的位寬和不同的頻率。

12.根據(jù)權(quán)利要求9所述的FPGA，部分所述AXI總線協(xié)議互聯(lián)的硬核包括發(fā)起方站點和被動接收方站點的數(shù)目相同，所述發(fā)起方站點和所述被動接收方站點具有相同的位寬和頻率；其余的所述AXI總線協(xié)議互聯(lián)的硬核包括發(fā)起方站點和被動接收方站點的數(shù)目不同，以及其余的所述AXI總線協(xié)議互聯(lián)的硬核包括的所述發(fā)起方站點和所述被動接收方站點具有不同的位寬和不同的頻率。

13.根據(jù)權(quán)利要求6所述的FPGA，所述高速交換互聯(lián)單元以環(huán)路總線均勻分布在所述FPGA中。

14.根據(jù)權(quán)利要求13所述的FPGA，所述高速交換互聯(lián)單元將從所述站點A接收到的數(shù)據(jù)按順時針或逆時針方向雙向傳遞至所述站點B，或者，所述高速交換互聯(lián)單元將從所述站點A接收到的數(shù)據(jù)按順時針和逆時針方向并發(fā)傳遞至所述站點B。

15.根據(jù)權(quán)利要求1至14任一項所述的FPGA，所述FPGA還包括串-并轉(zhuǎn)換接口，高速接口IP核，DDR_CTRL接口。