[發明專利]使用調度電路的減少區域中值濾波器

在審

• 申請號: 201810353956.8
• 申請日: 2018-04-19
• 公開（公告）號: CN108736861A
• 公開（公告）日: 2018-11-02
• 發明（設計）人: P·薩萊斯;P·辛格爾
• 申請（專利權）人: 英飛凌科技股份有限公司
• 主分類號: H03H17/02
• 分類號: H03H17/02
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 鄭立柱

1.一種用于對輸入數據值進行排序的排序電路，所述排序電路包括：

多個比較器，每個比較器可操作以比較在第一比較器輸入和第二比較器輸入處輸入的兩個比較器數據值，并且在第一比較器輸出處產生所述兩個比較器數據值中的最小值，以及在第二比較器輸出處產生所述兩個比較器數據值中的最大值；

多個多路復用器，每個多路復用器具有：

多個多路復用器數據輸入，其中每個多路復用器數據輸入被耦合到所述比較器中的一個比較器的所述比較器輸出中的一個比較器輸出，或者被耦合到所述排序電路的所述輸入數據值中的一個輸入數據值，

多路復用器輸出，被耦合到所述比較器中的一個比較器的所述第一比較器輸入或所述第二比較器輸入，以便將所述多路復用器輸入中的一個多路復用器輸入路由到所述比較器中的所述一個比較器的所述第一比較器輸入或所述第二比較器輸入，以及

多路復用器選擇輸入，可操作以確定所述多路復用器數據輸入中的哪個被路由到所述多路復用器輸出；以及

調度電路，被配置成針對多個排序階段中的每一個排序階段生成控制信號，所述控制信號被耦合到所述多個多路復用器的所述多路復用器選擇輸入，以便在一個排序階段期間將所述比較器輸出或所述輸入數據值路由到所述比較器輸入用以下一個排序階段，以實現已知的排序算法并且產生對應于所述輸入數據值的窗口的中值。

2.根據權利要求1所述的排序電路，其中所述調度電路進一步被配置使得生成的所述控制信號在所述多路復用器輸出處或在所述比較器輸出處產生數據值，所述數據值以經排序的序列布置，所述經排序的序列包括來自所述輸入數據值的所述窗口的所述輸入數據值，所述輸入數據值以單調遞增次序或單調遞減次序布置。

3.根據權利要求1所述的排序電路，其中所述輸入數據值的所述窗口包括偶數個數據值，并且產生的所述中值是兩個輸入數據值中的一個輸入數據值，所述兩個輸入數據值最接近于所述輸入數據值的經排序的序列在所述窗口內的中點，或者產生的所述中值是所述兩個輸入數據值的平均值，所述兩個輸入數據值最接近于所述輸入數據值的所述經排序的序列在所述窗口內的所述中點。

4.根據權利要求1所述的排序電路，進一步包括：

多個數據寄存器，每個數據寄存器具有被耦合到所述多個比較器中的一個比較器的輸出的輸入，并且具有被耦合到所述多個多路復用器中的一個路復用器的輸入的輸出。

5.根據權利要求4所述的排序電路，其中數據以第一頻率被鎖存到所述多個數據寄存器中的每一個數據寄存器中，并且其中，所述調度電路還被配置成以所述第一頻率改變它的生成的控制信號。

6.根據權利要求1所述的排序電路，其中所述比較器的數目少于所述輸入數據值在所述窗口內的數目。

7.根據權利要求1所述的排序電路，其中所述比較器的數目是所述輸入數據值在所述窗口內的數目的一半，或者是所述輸入數據值在所述窗口內的數目的一半以上。

8.根據權利要求1所述的排序電路，其中所述調度電路包括被配置成生成所述控制信號的mod-P計數器，其中P為多個排序階段的數目。

9.根據權利要求1所述的排序電路，其中所述排序電路是中值濾波器的一部分。

10.根據權利要求1所述的排序電路，其中所述排序電路進一步包括：

移位寄存器，包括用于存儲所述輸入數據值的采樣寄存器的窗口大小，每個采樣寄存器可操作以存儲所述輸入數據值中的一個輸入數據值，所述移位寄存器由此存儲所述輸入數據值的所述窗口大小，其中所述排序算法被實現并且所述中值被產生。

11.根據權利要求10所述的排序電路，其中所述調度電路被配置為針對被移位到所述移位寄存器中的每個輸入數據值產生新的中值。