[發明專利]用于制程限制良率測試的方法及結構

有效

• 申請號: 201810347455.9
• 申請日: 2018-04-18
• 公開（公告）號: CN109273374B
• 公開（公告）日: 2022-05-13
• 發明（設計）人: 威·德史奇;瑞卡都·P·米卡羅;T·默貝特
• 申請（專利權）人: 格芯(美國)集成電路科技有限公司
• 主分類號: H01L21/60
• 分類號: H01L21/60;H01L21/66
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

本發明涉及用于制程限制良率測試的方法及結構，其揭露一種制造集成電路芯片的方法，該方法包括形成一個或多個線路結構以促進測試裝置的制程限制良率(PLY)測試。線路結構包括連接區陣列以及圍繞該陣列的一組金屬墊。各連接區包括兩部分，各部分具有與相應兩端子測試裝置的端子電性連接的兩個節點。在用探針卡執行PLY測試期間，通過該連接區在該測試裝置與該金屬墊之間的電性連接允許各測試裝置被單獨測試。可選地，后續形成具有相同足印的額外線路結構并使其相互堆疊。將這些額外線路結構用于使用同一探針卡的PLY測試。可選地，在堆疊線路結構之間形成虛墊以提升魯棒性。本發明還揭露依據此方法所形成的一種半導體結構。

技術領域

本發明涉及制程限制良率(process limiting yield；PLY)測試(也就是，良率監控)，尤其涉及用于PLY測試的方法及結構。

背景技術

具體地說，在集成電路制造期間，執行在線測試以檢測可能負面影響良率的興趣缺陷(defect of interest；DOI)。可利用晶圓上測試結構直接在集成電路生產線中的特定制程之后執行這些測試(也被稱為制程限制良率(PLY)測試)，該晶圓上測試結構包括可使用例如探針卡探測的一個或多個被測裝置(device under test；DUT)。此類測試結構通常通過考慮下面的一個或多個因素來設計：被測裝置(DUT)敏感性；DUT-區；DUT-可測試性；成本-效益；以及測試期間的結構剛性。DUT-敏感性是指給定特定類型DUT，相關缺陷類型的覆蓋范圍。DUT-區是指足以確保缺陷可檢測的缺陷擷取剖面。DUT-可測試性是指DUT與測試儀的相容性。成本-效益考慮包括例如最大限度地降低測試結構的尺寸，將探針卡重復用于不同的測試結構等。結構剛性考慮包括例如承受探針觸壓(touchdown)而具有最小損傷的能力。不幸的是，在用于PLY測試的目前大多數可行的測試結構中，在上述因素之間進行折中(例如，在DUT-敏感性與成本-效益之間；在DUT-區與成本-效益之間；成本-效益與結構剛性之間等)。

發明內容

鑒于上述，本文中揭露一種制造集成電路(integrated circuit；IC)芯片的方法的實施例，該方法包括形成一個或多個線路結構以促進測試裝置的制程限制良率(PLY)測試。具體地說，在集成電路制造期間，第一線路結構可形成于半導體晶圓上并用于使用探針卡的PLY測試。該第一線路結構可包括一陣列連接區以及圍繞該陣列的一組金屬墊。各連接區可包括兩部分，各部分具有與相應兩端子測試裝置的端子電性連接的兩個節點。在PLY測試期間，該線路結構的該配置允許響應所施加的電壓單獨地自各測試裝置作電流測量，并且還確保在測試時，流過給定測試裝置的電流不受流過任意其它測試裝置的電流的影響，這樣做無需納入附加的二極管或選擇元件。可選地，后續可形成具有相同足印(footprint)的一個或多個額外線路結構并使其相互堆疊。可將該一個或多個額外線路結構用于使用同一探針卡的PLY測試。可選地，在該堆疊線路結構之間可形成虛墊以提升結構魯棒性(robustness)，如下面更詳細所述。本文中還揭露依據上述方法所形成的一種半導體結構的實施例。

尤其，本文中揭露一種集成電路制造方法的實施例，該方法包括在生產線的特定層級形成用于測試裝置的一個或多個堆疊線路結構并使用該線路結構進行制程限制良率(PLY)測試。

具體地說，該方法可包括在半導體晶圓上制造集成電路芯片期間，在該半導體晶圓上形成第一線路結構。此第一線路結構可包括第一陣列連接區以及第一組金屬墊。

該第一陣列中的該連接區可呈行列的網格模式設置并可與第一批測試裝置尤其兩端子測試裝置電性連接，各連接區可包括第一部分及第二部分。該第一部分可具有與相應第一測試裝置的兩個端子(也就是，第一對端子)電性連接的第一及第二節點。該第二部分可具有與相應第二測試裝置的兩個端子(也就是，第二對端子)電性連接的第三及第四節點。