[發明專利]圖案化方法

有效

• 申請號: 201810342025.8
• 申請日: 2018-04-17
• 公開（公告）號: CN110391133B
• 公開（公告）日: 2021-07-20
• 發明（設計）人: 莊于臻;李甫哲;郭明峰;王程鈺;朱賢士;陳立強
• 申請（專利權）人: 聯華電子股份有限公司;福建省晉華集成電路有限公司
• 主分類號: H01L21/027
• 分類號: H01L21/027;H01L21/033;G03F7/20
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種圖案化方法，其包括下列步驟，在基底上形成硬掩模層。在硬掩模層上形成多個芯線。在芯線上形成多個掩模圖案。各掩模圖案形成于多個芯線中的一個上。在硬掩模層上形成多個間隙壁，且各間隙壁形成于多個芯線中的一個的側壁上以及形成于多個掩模圖案中的一個的側壁上。形成覆蓋層覆蓋硬掩模層、間隙壁以及掩模圖案。進行平坦化制作工藝，用以移除掩模圖案上以及間隙壁上的覆蓋層并移除掩模圖案。覆蓋層的一部分于平坦化制作工藝之后保留于多個間隙壁之間。在平坦化制作工藝之后，移除芯線以及覆蓋層。

技術領域

本發明涉及一種圖案化方法，尤其是涉及一種利用覆蓋層來改善圖案化效果的圖案化方法。

背景技術

集成電路(integrated circuit，IC)是通過形成于基底或不同膜層中的圖案化特征(feature)構成的元件裝置以及內連線結構所建構。在IC的制作過程中，光刻(photolithography)制作工藝為一不可或缺的技術，其主要是將所設計的圖案，例如電路布局圖案形成于一個或多個光掩模上，然后再通過曝光(exposure)與顯影(development)步驟將光掩模上的圖案轉移至一膜層上的光致抗蝕劑層內，以將此復雜的布局圖案精確地轉移至半導體芯片上。

隨著半導體產業的微型化發展以及半導體制作技術的進步，現有作為廣用技術的曝光技術已逐漸接近其極限。因此，目前業界也開發出雙重圖案化(double patterning)技術來制作更微型化的半導體元件結構。一般來說，雙重圖案化技術包括有LELE(Lithe-Etch-Lithe-Etch，曝光-刻蝕-曝光-刻蝕)雙重圖案化方法、LFLE(Litho-Freeze-Litho-Etch，曝光-凝固-曝光-刻蝕)雙重圖案化方法及自對準雙重圖案化(Self-Aligned DoublePatterning，簡稱SADP)等施作方法。自對準雙重圖案化方法是經由在預先形成的光刻圖形的兩側上形成間隙壁(spacer)，然后去除之前形成的光刻圖形，并將間隙壁圖形轉印到下層材料，從而得到特征尺寸更小的圖形。然而，自對準雙重圖案化仍存在許多制作工藝問題，例如位于間隙壁下方的硬掩模層的蝕刻凹陷負載問題以及間隙壁形狀影響等，均易使得轉印出的圖形失真，而影響到制作工藝良率以及所形成的裝置的操作表現。

發明內容

本發明提供了一種圖案化方法，利用覆蓋層覆蓋硬掩模層、間隙壁以及掩模圖案，并進行平坦化制作工藝來移除間隙壁上的覆蓋層以及移除掩模圖案，避免于移除掩模圖案的步驟中對硬掩模層產生蝕刻凹陷并對間隙壁的上表面產生平坦化效果。

本發明的一實施例提供一種圖案化方法，包括下列步驟。首先，在一基底上形成一硬掩模層。在硬掩模層上形成多個芯線。在芯線上形成多個掩模圖案，且各掩模圖案形成于多個芯線中的一個上。在硬掩模層上形成多個間隙壁，且各間隙壁形成于多個芯線中的一個的側壁上以及形成于多個掩模圖案中的一個的側壁上。形成一覆蓋層覆蓋硬掩模層、間隙壁以及掩模圖案。進行一平坦化制作工藝，用以移除掩模圖案上以及間隙壁上的覆蓋層并移除掩模圖案。覆蓋層的一部分于平坦化制作工藝之后保留于多個間隙壁之間。在平坦化制作工藝之后，移除芯線以及覆蓋層。

附圖說明

圖1至圖8為本發明第一實施例的圖案化方法的示意圖，其中

圖2為圖1之后的狀況示意圖；

圖3為圖2之后的狀況示意圖；

圖4為圖3之后的狀況示意圖；

圖5為圖4之后的狀況示意圖；

圖6為圖5之后的狀況示意圖；

圖7為圖6之后的狀況示意圖；

圖8為圖7之后的狀況示意圖。

圖9為本發明第二實施例的圖案化方法的示意圖。

主要元件符號說明

10 基底