[發(fā)明專利]一種用于在航電系統(tǒng)中提高通信與處理速度的裝置和方法

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• 申請日: 2018-04-13
• 公開（公告）號: CN108563607A
• 公開（公告）日: 2018-09-21
• 發(fā)明（設(shè)計(jì)）人: 徐國;鄧雪
• 申請（專利權(quán)）人: 成都赫爾墨斯科技股份有限公司
• 主分類號: G06F15/173
• 分類號: G06F15/173;G06F11/30
• 代理公司: 四川力久律師事務(wù)所 51221
• 代理人: 韓洋;劉童笛

本發(fā)明公開了用于在航電系統(tǒng)中提高通信與處理速度的裝置和方法，能夠提高通信處理速度，增加處理的機(jī)載設(shè)備數(shù)量，并保持航電系統(tǒng)的穩(wěn)定性和可靠性。該裝置包括通過SRIO接口連接的FPGA與CPU；其中，F(xiàn)PGA具有：多個串行輸入接口，多個與串行輸入接口連接的接收緩存模塊，與每個接收緩存模塊連接的第一組包模塊；CPU具有：解包模塊，數(shù)據(jù)處理模塊，第二組包模塊；FPGA進(jìn)一步包括：譯碼模塊，用于讀取第二心跳數(shù)據(jù)包中針對各個機(jī)載設(shè)備的控制數(shù)據(jù)，并發(fā)送給相應(yīng)的發(fā)送緩存模塊；多個發(fā)送緩存模塊，分別連接至多個串行輸出接口以及至少一個以太網(wǎng)接口，并用于根據(jù)與接口對應(yīng)的通信協(xié)議的以預(yù)定的速率向各機(jī)載設(shè)備發(fā)送控制數(shù)據(jù)。

技術(shù)領(lǐng)域

本發(fā)明涉及航空電子技術(shù)領(lǐng)域，尤其涉及一種用于在航電系統(tǒng)中提高通信與處理速度的裝置和方法。

背景技術(shù)

現(xiàn)代飛機(jī)上通常使用統(tǒng)一處理器對飛機(jī)上各種航空電子設(shè)備的信息進(jìn)行統(tǒng)一處理，將功能相同或相近的設(shè)備組合在一個組件內(nèi)，在顯示器上綜合顯示相關(guān)的參數(shù)，并在各航空電子設(shè)備之間通過機(jī)載數(shù)據(jù)總線來傳送有關(guān)信息，從而使整個飛機(jī)上所有航空電子設(shè)備的性能達(dá)到更高的水平，這樣的系統(tǒng)稱為綜合航電系統(tǒng)。

綜合航電系統(tǒng)中包括功能眾多的各種機(jī)載設(shè)備，例如綜合顯示控制單元、數(shù)據(jù)接口單元、雙余度大氣數(shù)據(jù)系統(tǒng)、INS/GNSS組合導(dǎo)航系統(tǒng)、綜合無線電系統(tǒng)、平視顯示單元、以及座艙監(jiān)視系統(tǒng)等，這些設(shè)備往往都需要通過數(shù)據(jù)接口單元DIU來匯總連接，并接收來自不同的設(shè)備的通信數(shù)據(jù)。現(xiàn)有的數(shù)據(jù)接口單元一般是通過其中的CPU對各個設(shè)備發(fā)送的數(shù)據(jù)進(jìn)行分時處理。由于大部分機(jī)載設(shè)備都需要使用RS-422等串行數(shù)據(jù)接口連接至數(shù)據(jù)接口單元，CPU直接接收此類低速異步總線方式通信會實(shí)時占用CPU的時間，而RS-422通信速度比CPU處理速度慢很多，因此會由于中斷過多而嚴(yán)重?cái)_亂CPU處理過程，降低其處理能力和處理速度。例如，DIU的5路串行接口連接了機(jī)載設(shè)備的5個串行數(shù)據(jù)通道，每一通道固定以10ms的周期發(fā)送數(shù)據(jù)，但各通道數(shù)據(jù)長度不同，CPU每個周期內(nèi)接收的數(shù)據(jù)包如圖1上半部分所示；那么CPU在10ms的周期內(nèi)可能存在5個不同中斷點(diǎn)(每路10ms周期數(shù)據(jù)發(fā)送完畢的時間點(diǎn)，如圖1下半部分所示)，CPU接收數(shù)據(jù)后，需要每2ms(10ms/5＝2ms)中斷一次進(jìn)行5次數(shù)據(jù)處理(P1～P5)，加大了CPU數(shù)據(jù)接收與處理來回切換處理次數(shù)，并且中斷次數(shù)和處理時間會隨著外界設(shè)備的數(shù)量增加而增加。

而且，隨著綜合航電系統(tǒng)復(fù)雜度的不斷提升，所需要連接的各種設(shè)備及對應(yīng)的數(shù)據(jù)通道數(shù)量也不斷增加，導(dǎo)致數(shù)據(jù)接口單元的處理能力和數(shù)據(jù)處理速度較慢的問題無法滿足更多機(jī)載設(shè)備的通信處理需求，進(jìn)而導(dǎo)致綜合航電系統(tǒng)整體性能和可靠性無法達(dá)到更高標(biāo)準(zhǔn)航電系統(tǒng)的要求。

發(fā)明內(nèi)容

本發(fā)明的目的之一至少在于，針對如何克服上述現(xiàn)有技術(shù)存在的問題，提供一種用于在航電系統(tǒng)中提高通信與處理速度的裝置和方法，能夠提高通信處理速度，增加處理的機(jī)載設(shè)備數(shù)量，并保持航電系統(tǒng)的穩(wěn)定性和可靠性。

為了實(shí)現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案包括以下各方面。

一種用于在航電系統(tǒng)中提高通信與處理速度的裝置，其包括通過SRIO接口連接的FPGA與CPU；

其中，F(xiàn)PGA具有：多個串行輸入接口，用于接收多個機(jī)載設(shè)備數(shù)據(jù)通道發(fā)送的數(shù)據(jù)；多個與串行輸入接口連接的接收緩存模塊，用于對來自各通道的數(shù)據(jù)進(jìn)行臨時緩存；與每個接收緩存模塊連接的第一組包模塊，用于將緩存的數(shù)據(jù)按照預(yù)設(shè)的編碼方式進(jìn)行組包以獲取第一心跳數(shù)據(jù)包，并根據(jù)預(yù)定的心跳周期將第一心跳數(shù)據(jù)包通過FPGA與CPU之間的SRIO接口發(fā)送給CPU；

CPU具有：解包模塊，用于按照預(yù)設(shè)的編碼方式從來自FPGA的第一心跳數(shù)據(jù)包讀取各個通道的數(shù)據(jù)；數(shù)據(jù)處理模塊，用于對各通道的數(shù)據(jù)進(jìn)行處理，生成針對各機(jī)載設(shè)備的控制數(shù)據(jù)；第二組包模塊，用于將控制數(shù)據(jù)按照預(yù)設(shè)的編碼方式進(jìn)行組包，以獲取第二心跳數(shù)據(jù)包，并根據(jù)預(yù)定的第二心跳周期發(fā)送給FPGA；