[發明專利]一種用于在航電系統中提高通信與處理速度的裝置和方法

在審

• 申請號: 201810333245.4
• 申請日: 2018-04-13
• 公開（公告）號: CN108563607A
• 公開（公告）日: 2018-09-21
• 發明（設計）人: 徐國;鄧雪
• 申請（專利權）人: 成都赫爾墨斯科技股份有限公司
• 主分類號: G06F15/173
• 分類號: G06F15/173;G06F11/30
• 代理公司: 四川力久律師事務所 51221
• 代理人: 韓洋;劉童笛

1.一種用于在航電系統中提高通信與處理速度的裝置，其特征在于，所述裝置包括通過SRIO接口連接的FPGA與CPU；

其中，FPGA具有：多個串行輸入接口，用于接收多個機載設備數據通道發送的數據；多個與串行輸入接口連接的接收緩存模塊，用于對來自各通道的數據進行臨時緩存；與每個接收緩存模塊連接的第一組包模塊，用于將緩存的數據按照預設的編碼方式進行組包以獲取第一心跳數據包，并根據預定的心跳周期將第一心跳數據包通過FPGA與CPU之間的SRIO接口發送給CPU；

CPU具有：解包模塊，用于按照預設的編碼方式從來自FPGA的第一心跳數據包讀取各個通道的數據；數據處理模塊，用于對各通道的數據進行處理，生成針對各機載設備的控制數據；第二組包模塊，用于將控制數據按照預設的編碼方式進行組包，以獲取第二心跳數據包，并根據預定的第二心跳周期發送給FPGA；

FPGA進一步包括：與每個發送緩存模塊連接的譯碼模塊，用于讀取第二心跳數據包中針對各個機載設備的控制數據，并發送給相應的發送緩存模塊；多個發送緩存模塊，分別連接至多個串行輸出接口以及至少一個以太網接口，并根據與接口對應的通信協議的以預定的速率向各機載設備發送控制數據。

2.根據權利要求1所述的裝置，其特征在于，所述FPGA進一步包括多個離散量輸入接口，用于接收多個機載設備數據通道發送的離散量數據；多個離散量輸出接口，用于向多個機載設備數據通道發送的離散量數據。

3.根據權利要求1所述的裝置，其特征在于，所述第一心跳周期為5ms或者2ms。

4.根據權利要求3所述的裝置，其特征在于，所述第二心跳周期小于或等于第一心跳周期。

5.根據權利要求1所述的裝置，其特征在于，所述接收緩存模塊和發送緩存模塊均采用塊隨機存取存儲器BRAM做臨時緩存。

6.根據權利要求1所述的裝置，其特征在于，所述CPU采用P2020NXN2MHC芯片，串行輸入、輸出接口采用ISO3080DWR通信模塊，FPGA采用XC7A100T-2FGG484I芯片。

7.一種用于在航電系統中提高通信與處理速度的方法，其特征在于，所述方法包括以下步驟：

通過FPGA的多個串行輸入接口接收多個機載設備數據通道發送的數據；多個與串行輸入接口連接的接收緩存模塊對來自各通道的數據進行臨時緩存；與每個接收緩存模塊連接的第一組包模塊將緩存的數據按照預設的編碼方式進行組包以獲取第一心跳數據包，并根據預定的心跳周期將第一心跳數據包通過FPGA與CPU之間的SRIO接口發送給CPU；

CPU中的解包模塊按照預設的編碼方式從來自FPGA的第一心跳數據包讀取各個通道的數據；數據處理模塊對各通道的數據進行處理，生成針對各機載設備的控制數據；第二組包模塊將控制數據按照預設的編碼方式進行組包，以獲取第二心跳數據包，并根據預定的第二心跳周期發送給FPGA；

FPGA中與每個發送緩存模塊連接的譯碼模塊讀取第二心跳數據包中針對各個機載設備的控制數據，并發送給相應的發送緩存模塊；多個發送緩存模塊分別連接至多個串行輸出接口以及至少一個以太網接口，并根據與接口對應的通信協議的以預定的速率向各機載設備發送控制數據。

8.根據權利要求7所述的方法，其特征在于，進一步包括在第一組包模塊進行組包以獲取第一心跳數據包時，根據每個機載設備對應數據通道的數據更新周期來確定是否讀取該通道的數據。

9.根據權利要求7所述的方法，其特征在于，每個機載設備對應通道的通道數據設置為相同的格式，且第一字節為機載設備端口號，第二字節為通道數據長度的高字節，第三字節為通道數據長度的低字節，第四字節為數據包編號，第五至n字節為數據載荷，n小于或等于128。

10.根據權利要求7至9中任一項所述的方法，其特征在于，所述方法應用在航電系統的數據接口單元DIU中，且DIU通過串行通信接口連接至慣性導航系統/全球衛星導航系統組合導航系統INS/GNSS、大氣數據計算機ADC、發動機參數采集器DTC、數據記錄儀VMS、以及綜合無線電系統CNS，并通過以太網接口連接至綜合顯示控制單元DU。