[發明專利]電路結構優化裝置和機器學習裝置

在審

• 申請號: 201810331928.6
• 申請日: 2018-04-13
• 公開（公告）號: CN108732964A
• 公開（公告）日: 2018-11-02
• 發明（設計）人: 和泉均;栗原健一郎
• 申請（專利權）人: 發那科株式會社
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 北京銀龍知識產權代理有限公司 11243
• 代理人: 曾賢偉;范勝杰

本發明提供一種電路結構優化裝置和機器學習裝置，能夠根據FPGA器件的當前位置或當前時刻降低產生誤動作的頻率。所述電路結構優化裝置具有：狀態數據取得部，其取得FPGA器件的當前位置和當前時刻中的至少某一個作為狀態數據；電路結構決定部，其根據所述狀態數據取得部取得的狀態數據，決定所述FPGA器件上的電路結構，輸出用于在FPGA器件上再構成決定出的電路結構的指令值。

技術領域

本發明涉及電路結構優化裝置和機器學習裝置。

背景技術

存在如下可編程邏輯器件(PLD：Programmable Logic Device)：在出庫后用戶針對在制造時所有電路固定的通常集成電路設定所希望的電路結構來發揮功能的器件。作為這樣器件的一種即FPAG(Field Programmable Gate Array，現場可編程門陣列)通過將能夠編程的邏輯組件即邏輯塊組合，從單純的邏輯電路到包含存儲器要素的復雜電路，可以在根據需要而使用FPGA的現場構成來進行使用。在FPGA中，可以在封裝上的任意位置構筑這樣的電路。

在宇宙射線等所含的中子束射入到FPGA器件時，該中子束與封裝內的硼(boron)等碰撞而產生包含α線的大量離子，因該α線使硅內部的電位反轉，而產生軟錯誤。另外，作為FPGA器件的軟錯誤涉及的現有技術，例如在日本特開2006-344223號公報，日本特開2016-167669號公報中公開了檢測軟錯誤的產生這樣的技術。

FPGA器件中的軟錯誤的產生概率根據構成FPGA器件的封裝材料所含的硼等的密度(硼濃度的高度)而發生變化。圖10示出了FPGA器件的概略結構圖。如圖10所示，當在FPGA器件內存在硼濃度高的區域時，在該區域產生軟錯誤的概率高，因此，通過不在該區域配置電路或者配置擁有錯誤修正功能或冗余性的抗噪音電路來作為軟錯誤對策。

在軟錯誤對策中存在如下方法：例如不在硼等的密度高的位置配置電路的方法、削減一部分非必要功能等來減少電路面積由此降低中子或α線與該電路接觸的概率的方法、通過邏輯電路的復用或錯誤修正電路等附加錯誤修正功能的方法等。但是，在這樣的軟錯誤對策中存在利弊，應用這些軟錯誤對策始終不能說是最佳。例如，減少電路面積的方法需要犧牲部分功能，復用邏輯電路的方法不僅需要較多的電路面積而且還消耗比通常電路結構更多的電力。此外，在附加了基于ECC的錯誤修正電路時，存在不僅電路面積進一步增加而且消耗電力和發熱面積也增加這樣的問題。

另一方面，FPGA器件中的軟錯誤如上所述因宇宙射線等所含的中子束射入至FPGA器件而產生，因此，中子束射入到FPGA的概率因FPGA器件所在的位置與太陽和地球的位置關系而發生變化。因此，在處于對FPGA器件強烈照射較多宇宙射線的位置時(例如，處于地球上面向太陽的位置時、處于面向太陽的位置的人造衛星上時等)，需要充分地進行上述的軟錯誤對策，另一方面，在處于對FPGA器件并非強烈照射較多宇宙射線的位置時(例如，處于地球上不面向太陽的位置時、處于不面向太陽的位置的人造衛星上時等)，不需要針對上述軟錯誤對策費心。這樣，因FPGA器件所在的位置，軟錯誤對策的重要性發生變化。

發明內容

因此，本發明的目的在于提供一種電路結構優化裝置和機器學習裝置，能夠根據FPGA器件的當前位置或當前時刻來降低誤動作產生的頻率。

本發明的電路結構優化裝置收集包含FPGA器件的當前位置或當前時刻在內的FPGA器件的狀態涉及的數據，根據這些狀態數據來決定FPGA器件上的各電路的配置和該電路的變化。然后，根據決定出的各電路的配置和該電路的變化再構成(重新配置)FPGA器件，由此使FPGA器件為在當前位置或當前時刻中獲得穩定動作的電路結構。并且，本發明的電路結構優化裝置將FPGA器件中的軟錯誤的產生次數與FPGA器件上的位置關連起來存儲，進行將存儲的軟錯誤的產生次數和將FPGA器件的當前位置或當前時刻作為狀態數據的機器學習，由此，可以導出獲得FPGA器件穩定動作的電路結構。