[發明專利]功率縮放連續時間Δ-Σ調制器

有效

• 申請號: 201810323172.0
• 申請日: 2018-04-12
• 公開（公告）號: CN108696281B
• 公開（公告）日: 2022-05-10
• 發明（設計）人: A·古塔;V·A·S·尼塔拉;A·考爾
• 申請（專利權）人: 亞德諾半導體國際無限責任公司
• 主分類號: H03M3/00
• 分類號: H03M3/00
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 劉倜

本公開涉及功率縮放連續時間Δ?Σ調制器。Δ?Σ調制器電路包括：包括第一積分器級和模數轉換器(ADC)電路的正向電路路徑，其中所述正向電路路徑的傳遞函數包括m的信號增益元素，其中m是正整數；到所述第一積分器級的輸入路徑，其中所述輸入路徑的傳遞函數包括1/m的信號增益元素；和反饋電路路徑，可操作地耦合到ADC電路的輸出和所述第一積分器級的op amp的反相輸入，其中所述反饋電路路徑至少包括第一數模轉換器(DAC)電路，并且所述反饋電路路徑的傳遞函數包括1/m的信號增益元素。

背景技術

電子系統可以包括模數(A/D)轉換器(ADC)。將模擬信號轉換為數字量允許電子系統的處理器為系統執行信號處理功能。Δ-Σ調制器可以包括ADC，用于轉換音頻信號和精密工業測量應用中的信號。希望降低集成電路Δ-Σ調制器中的功耗，使得包括調制器的器件更加獨立并且需要更少的維護。本發明人已經認識到需要提高Δ-Σ調制器的性能。

發明內容

本發明通常涉及Δ-Σ調制器電路，特別是減少Δ-Σ調制器電路中的電路功率。示例性Δ-Σ調制器電路包括：包括第一積分器級和模數轉換器(ADC)電路的正向電路路徑，其中所述正向電路路徑的傳遞函數包括m的信號增益元素，其中m是正整數；到所述第一積分器級的輸入路徑，其中所述輸入路徑的傳遞函數包括1/m的信號增益元素；和反饋電路路徑，可操作地耦合到ADC電路的輸出和所述第一積分器級的op amp的反相輸入，其中所述反饋電路路徑至少包括第一數模轉換器(DAC)電路，并且所述反饋電路路徑的傳遞函數包括1/m的信號增益元素。

本部分旨在提供本專利申請的主題的概述。它并不打算提供對本發明的排他或詳盡的解釋。包括詳細描述以提供關于本專利申請的進一步信息。

附圖說明

在不一定按比例繪制的附圖中，相似的數字可以在不同的視圖中描述相似的組件。具有不同字母后綴的相似數字可以表示相似組件的不同實例。舉例來說，附圖通常以舉例的方式而非限制性地說明本文件中所討論的各種實施例。

圖1是一階Δ-Σ調制器的例子的框圖。

圖2是Δ-Σ調制器電路的例子的部分框圖。

圖3A和3B是Δ-Σ調制器電路的另一個例子的部分框圖。

圖4是操作Δ-Σ調制器的示例的流程圖。

具體實施方式

圖1是一階單比特Δ-Σ調節器的例子的框圖。Δ-Σ調節器100以由采樣時鐘頻率Kf_s確定的速率將輸入信號(Vin)轉換為連續的零串行流。一位數模轉換器(DAC)102由串行輸出數據流驅動以產生反饋信號。使用求和元件104從輸入信號中減去DAC 102的輸出。通常，求和元件104被實現為諸如積分器106的運算放大器的運算放大器(op amp)的求和點。積分器106對求和元件104的輸出進行積分，并且將積分器106的輸出施加到時鐘鎖存比較器108。

對于輸入信號為零，比較器輸出包含大致相等數量的1和0。對于正輸入電壓，比較器輸出包含多個零點。對于負輸入電壓，比較器輸出包含比零更多的零。比較器輸出的平均值是代表輸入電壓的多個周期。比較器輸出被施加到數字濾波器和抽取器110，其平均每M個周期，其中M是大于1的正整數。抽取器將有效采樣率減少到輸出f_s。

圖2是Δ-Σ調制器電路的一個例子的部分的框圖。Δ-Σ調制器電路200包括正向電路路徑和反饋路徑。正向電路路徑包括ADC電路208和回路濾波器電路206。在某些示例中，環路濾波器是連續時間濾波器電路。回路濾波器電路206包括一個或多個積分器級。積分器的數量是回路濾波器電路傳遞函數的階數。圖2的例子包括兩個積分器級并且回路濾波器電路206是二階濾波器。圖1的例子是一階濾波器。傳遞函數的實際系數由積分器電路的值決定。