[發明專利]功率縮放連續時間Δ-Σ調制器

有效

• 申請號: 201810323172.0
• 申請日: 2018-04-12
• 公開（公告）號: CN108696281B
• 公開（公告）日: 2022-05-10
• 發明（設計）人: A·古塔;V·A·S·尼塔拉;A·考爾
• 申請（專利權）人: 亞德諾半導體國際無限責任公司
• 主分類號: H03M3/00
• 分類號: H03M3/00
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 劉倜

1.Δ-Σ調制器電路，包括：

正向電路路徑，包括第一積分器級和模數轉換器電路，其中所述正向電路路徑的傳遞函數包括m的信號增益元素，其中m是正整數，其中所述m的信號增益元素被應用到整個正向電路路徑；

到所述第一積分器級的輸入路徑，其中所述輸入路徑的傳遞函數包括1/m的信號增益元素；和

反饋電路路徑，可操作地耦合到所述模數轉換器電路的輸出和所述第一積分器級的運算放大器的反相輸入，其中所述反饋電路路徑至少包括第一數模轉換器電路，并且所述反饋電路路徑的傳遞函數包括1/m的信號增益元素。

2.權利要求1所述的Δ-Σ調制器電路，包括第二積分器級，其中所述模數轉換器電路和至少所述第一數模轉換器電路以調制時鐘頻率(f_m)操作，其中所述第一積分器級包括第一電阻器和第一電容器，并且所述第二積分器級包括第二電阻器和第二電容器，其中所述第一電阻器的電阻值和所述第一電容器的電容值中的一者或兩者被確定為所述調制時鐘頻率(f_m)的函數，并且所述第二電阻器的電阻值和所述第二電容器的電容值中的一者或兩者被確定為調制時鐘頻率除以m(f_m/m)的函數。

3.權利要求1所述的Δ-Σ調制器電路，包括第二積分器級，其中所述第一積分器級包括第一電容器并且所述第二積分器級包括第二電容器，其中所述第二電容器的電容值是所述第一電容器的電容值的m倍。

4.權利要求1所述的Δ-Σ調制器電路，其中所述模數轉換器電路和所述數模轉換器電路以調制時鐘頻率(f_m)操作，該調制時鐘頻率(f_m)比在所述反饋電路路徑排除1/m的信號增益元素時的調制時鐘頻率慢m倍。

5.權利要求1所述的Δ-Σ調制器電路，其中所述反饋電路路徑中的所述信號增益元素1/m將電流I縮放到I/m，其中電流I是在所述反饋電路路徑排除1/m信號增益元素時的電流，并且其中至少所述第一數模轉換器電路包括數字代碼表以縮放所述反饋電路路徑中的I/m電流。

6.權利要求5所述的Δ-Σ調制器電路，其中所述數字代碼表存儲在閃存電路中。

7.權利要求1所述的Δ-Σ調制器電路，包括第二積分器級和第二數模轉換器電路，其中所述第二數模轉換器電路包括連接到所述模數轉換器電路的輸出的數模轉換器輸入以及數模轉換器輸出，其中所述數模轉換器輸出、所述第一積分器級的輸出和所述第二積分器級的輸出連接到濾波器電路的輸出。

8.權利要求7所述的Δ-Σ調制器電路，其中所述第一積分器級和第二積分器級被包括在連續時間濾波器電路中。

9.權利要求7所述的Δ-Σ調制器電路，其中所述反饋電路路徑在所述第二數模轉換器電路的輸入處將所述模數轉換器電路的輸出延遲調制時鐘信號的半個時鐘周期，并在所述第一數模轉換器電路的輸入處將所述模數轉換器電路的輸出延遲所述調制時鐘信號的一個時鐘周期。

10.權利要求1所述的Δ-Σ調制器電路，其中所述模數轉換器電路包括鎖存比較器電路。

11.權利要求1所述的Δ-Σ調制器電路，其中所述模數轉換器電路包括N位閃存模數轉換器電路，其中N是大于1的整數。