[發明專利]集成電路芯片內部電路節點測試結構及其引出測試方法

在審

• 申請號: 201810318974.2
• 申請日: 2018-04-11
• 公開（公告）號: CN108682666A
• 公開（公告）日: 2018-10-19
• 發明（設計）人: 曾志敏;周琛杰;張雨田
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;G01R31/28
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 焦天雷

本發明公開了一種集成電路芯片內部電路節點測試結構，在芯片版圖頂層金屬層的非布線區域設置冗余襯墊，所述冗余襯墊與芯片電路無電性連接，所述冗余襯墊在芯片表面鈍化層設有開口。本發明還公開了一種集成電路芯片內部電路節點引出測試方法。本發明的集成電路芯片內部電路節點測試結構能適用于各種芯片，能降低測試工作量，降低測試成本的集成電路芯片內部電路節點測試結構。

技術領域

本發明涉及半導體領域，特別是涉及一種集成電路芯片內部電路節點測試結構。本發明還涉及一種集成電路芯片內部電路節點引出測試方法。

背景技術

在集成電路分析中，為了對芯片內部電路節點的信號進行測量，需要將芯片內部電路節點與外部測量之間建立連接

對芯片內部電路節點引出測試主要采用以下三種方法：

方法一：通過聚焦離子束(FIB)在芯片表面靠近待測量芯片內部電路節點附近淀積金屬生成一個襯墊(Pad)，并利用聚焦離子束(FIB)切割/金屬淀積功能將芯片內部電路節點與所述Pad進行連接。然后再利用探針與Pad接觸進而實現對芯片內部電路節點信號的測量。該方法的缺點是聚焦離子束(FIB)和淀積襯墊(Pad)的工作量較大，成本較高。

方法二：在芯片設計階段，即考慮到重要芯片內部電路節點信號的襯墊(Pad)引出，在版圖設計中預留所述重要信號對應的襯墊(Pad)引出。這種方法的缺點是會受芯片布線影響，使用對象有局限。

方法三：利用芯片原有的功能管腳襯墊(Pad)，通過聚焦離子束(FIB)切斷原有連接，再將該襯墊(Pad)連接到芯片內部電路節點上去。該方法缺點是需要有可用的功能管腳襯墊(Pad)，并且當待測量的芯片內部電路節點距離被利用襯墊(Pad)較遠時，聚焦離子束(FIB)連接路徑較長，工作量也會較大

發明內容

本發明要解決的技術問題提供一種能適用于各種芯片，能降低測試工作量，降低測試成本的集成電路芯片內部電路節點測試結構。本發明還提供一種集成電路芯片內部電路節點引出測試方法。

為解決上述技術問題，本發明提供的集成電路芯片內部電路節點測試結構，在芯片版圖頂層金屬層的非布線區域設置冗余襯墊，所述冗余襯墊與芯片電路無電性連接，所述冗余襯墊在芯片表面鈍化層設有開口。

可選擇的，所述冗余襯墊均勻的設置在頂層金屬層的非布線區域。

可選擇的，所述冗余襯墊隨機的設置在頂層金屬層的非布線區域。

可選擇的，每個芯片內部電路節點的頂層金屬層非布線區域至少設有一個所述冗余襯墊。

可選擇的，任意一個所述冗余襯墊能通過聚焦離子束切割和金屬淀積工藝與其最近的芯片內部電路節點形成電性連接。

本發明提供一種集成電路芯片內部電路節點引出測試方法，包括以下步驟：

1)在芯片版圖頂層金屬層的非布線區域設置冗余襯墊，使冗余襯墊與芯片電路無電性連接；

2)在芯片表面鈍化層設置冗余襯墊開口；

3)通過聚焦離子束切割和金屬淀積工藝將芯片待測芯片內部電路節點與其最近的冗余襯墊連接；

4)將測試探針與冗余襯墊接觸，形成芯片內部電路節點與測量儀器的連接通路。

可選擇的，所述冗余襯墊均勻的設置在頂層金屬層的非布線區域。

可選擇的，所述冗余襯墊隨機的設置在頂層金屬層的非布線區域。

可選擇的，每個芯片內部電路節點的頂層金屬層非布線區域至少設有一個所述冗余襯墊。