[發(fā)明專利]集成電路芯片內(nèi)部電路節(jié)點(diǎn)測(cè)試結(jié)構(gòu)及其引出測(cè)試方法在審
| 申請(qǐng)?zhí)枺?/td> | 201810318974.2 | 申請(qǐng)日: | 2018-04-11 |
| 公開(公告)號(hào): | CN108682666A | 公開(公告)日: | 2018-10-19 |
| 發(fā)明(設(shè)計(jì))人: | 曾志敏;周琛杰;張雨田 | 申請(qǐng)(專利權(quán))人: | 上海華虹宏力半導(dǎo)體制造有限公司 |
| 主分類號(hào): | H01L23/544 | 分類號(hào): | H01L23/544;G01R31/28 |
| 代理公司: | 上海浦一知識(shí)產(chǎn)權(quán)代理有限公司 31211 | 代理人: | 焦天雷 |
| 地址: | 201203 上海市浦東*** | 國(guó)省代碼: | 上海;31 |
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| 摘要: | |||
| 搜索關(guān)鍵詞: | 集成電路芯片 內(nèi)部電路節(jié)點(diǎn) 測(cè)試結(jié)構(gòu) 冗余襯墊 芯片表面鈍化層 測(cè)試 測(cè)試工作量 頂層金屬層 非布線區(qū)域 無(wú)電性連接 測(cè)試成本 芯片版圖 芯片電路 開口 芯片 | ||
1.一種集成電路芯片內(nèi)部電路節(jié)點(diǎn)測(cè)試結(jié)構(gòu),其特征在于:在芯片版圖頂層金屬層的非布線區(qū)域設(shè)置冗余襯墊,所述冗余襯墊與芯片電路無(wú)電性連接,所述冗余襯墊在芯片表面鈍化層設(shè)有開口。
2.如權(quán)利要求1所述的集成電路芯片內(nèi)部電路節(jié)點(diǎn)測(cè)試結(jié)構(gòu),其特征在于:所述冗余襯墊均勻的設(shè)置在頂層金屬層的非布線區(qū)域。
3.如權(quán)利要求1所述的集成電路芯片內(nèi)部電路節(jié)點(diǎn)測(cè)試結(jié)構(gòu),其特征在于:所述冗余襯墊隨機(jī)的設(shè)置在頂層金屬層的非布線區(qū)域。
4.如權(quán)利要求1所述的集成電路芯片內(nèi)部電路節(jié)點(diǎn)測(cè)試結(jié)構(gòu),其特征在于:每個(gè)芯片內(nèi)部電路節(jié)點(diǎn)的頂層金屬層非布線區(qū)域至少設(shè)有一個(gè)所述冗余襯墊。
5.如權(quán)利要求1-4任意一項(xiàng)所述的集成電路芯片內(nèi)部電路節(jié)點(diǎn)測(cè)試結(jié)構(gòu),其特征在于:任意一個(gè)所述冗余襯墊能通過(guò)聚焦離子束切割和金屬淀積工藝與其最近的芯片內(nèi)部電路節(jié)點(diǎn)形成電性連接。
6.一種集成電路芯片內(nèi)部電路節(jié)點(diǎn)引出測(cè)試方法,其特征在于,包括以下步驟:
1)在芯片版圖頂層金屬層的非布線區(qū)域設(shè)置冗余襯墊,使冗余襯墊與芯片電路無(wú)電性連接;
2)在芯片表面鈍化層設(shè)置冗余襯墊開口;
3)通過(guò)聚焦離子束切割和金屬淀積工藝將芯片待測(cè)芯片內(nèi)部電路節(jié)點(diǎn)與其最近的冗余襯墊連接;
4)將測(cè)試探針與冗余襯墊接觸,形成芯片內(nèi)部電路節(jié)點(diǎn)與測(cè)量?jī)x器的連接通路。
7.如權(quán)利要求6所述的集成電路芯片內(nèi)部電路節(jié)點(diǎn)引出測(cè)試方法,其特征在于:所述冗余襯墊均勻的設(shè)置在頂層金屬層的非布線區(qū)域。
8.如權(quán)利要求6所述的集成電路芯片內(nèi)部電路節(jié)點(diǎn)引出測(cè)試方法,其特征在于:所述冗余襯墊隨機(jī)的設(shè)置在頂層金屬層的非布線區(qū)域。
9.如權(quán)利要求6所述的集成電路芯片內(nèi)部電路節(jié)點(diǎn)引出測(cè)試方法,其特征在于:每個(gè)芯片內(nèi)部電路節(jié)點(diǎn)的頂層金屬層非布線區(qū)域至少設(shè)有一個(gè)所述冗余襯墊。
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